problemas VHDL

 
 

UNIVERSIDAD CARLOS III DE MADRID

Ejercicios de VHDL

Circuitos Integrados y
Microelectrónica

Luis Entrena
Celia López
Mario García
Enrique San Millán
Marta Portela
Almudena Lindoso

 
 

Problema 1
Se pretende generar una señal digital S que tenga las siguientes características:
a) Nivel en reposo: BAJO
b) En el estado de reposo, si se activa la señal START durante al menos 1 ciclo dereloj, se generará un pulso de nivel ALTO de 10 s de duración. Al finalizar el
pulso, se volverá al nivel BAJO y se esperará a que se active la señal G.
c) Si se activa la señal G durante al menos un ciclo de reloj, se generará un pulso de
nivel alto de 500 ns de duración. Al finalizar el pulso se volverá al estado de reposo.
d) Las señales START y G sólo se tendrán en cuenta si se producen en elmomento
adecuado: la señal START sólo se atenderá en el estado de reposo y la señal G sólo
se atenderá cuando se haya producido el pulso de START.
La frecuencia de reloj del circuito es de 20 MHz.
Entradas
CLK: reloj del circuito, activo por flanco de bajada
RESET: señal asíncrona que inicializa el circuito, activa por nivel bajo
START: Activa por nivel alto
G: Activa por nivel alto
Salidas
S: Señalgenerada por el circuito
Realizar una descripción de la entidad y la arquitectura del circuito en VHDL

Problema 2
Se quiere diseñar un circuito digital que compruebe si una clave introducida a través de una
entrada serie coincide con una clave previamente almacenada en un registro (buffer).

Entradas del circuito:
CLK: reloj del circuito, activo por flanco de subida. Frecuencia: 50 kHz
RESET:señal asíncrona que inicializa el circuito, activa a nivel bajo.
SERIE_IN: señal por la que se reciben bits en serie correspondientes al intento de
clave.

 
 

CLAVE: entrada de 8 bits por la que se recibe la clave correcta
Salida del circuito:
END: señal que se activa (a nivel alto) cuando se termina el proceso.
OK: señal que se activa (a nivel alto) cuando la clave introducida es correcta.
RETRY:Señal que se activa (a nivel alto) cada vez que se quiere introducir una nueva
clave.
El circuito deberá funcionar de la siguiente manera:
El circuito recibe un intento de clave de 8 bits en serie a través de la entrada SERIE_IN (la
clave se encuentra almacenada previamente en un buffer externo al circuito).
Por otra parte se recibe la clave correcta de 8 bits (entrada CLAVE).
Con el propósito decomparar la clave correcta con el intento recibido, el circuito convierte
el intento de clave recibido en un dato de 8 bits a través de un conversor serie a paralelo.
Una vez que se tiene este dato se compara a través de un comparador con la clave correcta.
Con el resultado de la comparación se generan 3 salidas:
La salida END se activa si se ha terminado el proceso, bien porque la clave escorrecta, o
bien porque se ha alcanzado el número máximo de intentos.
La salida OK se activa si el resultado de la comparación indica que las claves son iguales.

Problema 3
A continuación se muestra la arquitectura de un circuito diseñado en VHDL, y el banco
de pruebas de dicho circuito. Suponiendo que todas los puertos y señales son del tipo
STD_LOGIC, se pide:
a) Complete el diseño, en lossiguientes aspectos:
1. Describa la entidad correspondiente a dicho circuito
2. Complete las declaraciones en el banco de pruebas
3. Instancie el circuito en el banco de pruebas
4. Complete las listas de sensibilidad de los procesos
b) Realice un esquema del circuito utilizando componentes genéricos (biestables,
multiplexores, sumadores, puertas lógicas, etc...)
c) Dibuje un cronograma que se correspondacon la simulación de las entradas y
salidas del circuito entre 0 y 180 ns.

 
 

-- Arquitectura del circuito
architecture a of p1 is
signal q : std_logic_vector (3 downto 0);
begin
process
begin
if a = '0' then
q <= (others => '0');
elsif t'event and t = '1' then
if b = '1' then
q <= d;
elsif c = '1' then
q <= d(0) & q(3 downto 1);
else
q <= q(2 downto 0) & d(0);
end if;
end if;
end process;
s...