Procesador Amd Opteron

PROCESADOR AMD OPTERON
USO EN SERVIDORES MULTIPROCESADOR

David Oña Martínez

ÍNDICE
CARACTERÍSTICAS GENERALES ARQUITECTURA x86-64 MICROARQUITECTURA DEL NÚCLEO PIPELINE CACHES INSTRUCTION FETCH AND DECODE PREDICTOR DE SALTOS ¿CÓMO SE INTEGRA TODO LO ANTERIOR? UNIDADES FUNCIONALES DE ENTEROS Y PUNTO FLOTANTE ¿CÓMO SE INTEGRA ESTO ÚLTIMO? UNIDADES FUNCIONALES LOAD Y STORE CONTROLADOR DEMEMORIA E HYPERTRANSPORT FIABILIDAD ¿CÓMO SE INTEGRA ESTO ÚLTIMO? MULTIPROCESAMIENTO ANÁLISIS DEL RENDIMIENTO DEL MULTIPROCESADOR MULTIPROCESAMIENTO DE MÁS DE 8 VÍAS

CARACTERÍSTICAS GENERALES
Microprocesador de 64 bit basado en la arquitectura x86. Procesador superescalar. Ejecución fuera de orden especulativa, con renombrado de registros y ROB. Dos niveles amplios de cache on-chip (L1 y L2).memoria

Controlador de memoria double-datarate (DDR) on-chip. HyperTransport multiprocesamiento. para

ARQUITECTURA x86-64
¿POR QUÉ 64 BIT? Bases de datos Herramientas CAD Servidores de alto rendimiento Necesidad de direccionamiento de grandes cantidades de memoria tanto física como virtual.

¿QUÉ OCURRE ENTONCES CON LA ARQUITECTURA x86-32? La tecnología x86-64: Funciona a máximo rendimientocon las aplicaciones y sistemas operativos de 32 bits existentes, al tiempo que ofrece una ruta de migración a 64 bits apta. Está diseñada para permitir la informática de 64 bits sin dejar de ser compatible con la amplia infraestructura de software x86. Permite una sola infraestructura en entornos de 32 y 64 bit.

ARQUITECTURA x86-64
COMPATIBILIDAD CON LA ARQUITECTURA x86 Direccionesvirtuales de 64 bit. Direcciones físicas de 52 bit. Se extienden las instrucciones aritmético-lógicas de enteros a 64 bit. Se dobla el número de registros de propósito general (GPRs) y los registros de extensión SIMD (SSE) (de 8 a 16 en ambos casos). Se amplían los GPRs de 32 a 64 bit.

MICROARQUITECTURA DEL NÚCLEO

MICROARQUITECTURA DEL NÚCLEO
Procesador de 3 vías: realiza el fetch y decode de 3instrucciones por ciclo. Consta de 72 μops. Codifica instrucciones de tamaño variable en μops de longitud fija. Existen 2 tipos de μ-ops: Enteras. Punto flotante y multimedia. 11 μops por ciclo en las siguientes unidades de ejecución: 3 UFs de enteros. 3 UFs de generación de direcciones. 3 UFs de punto flotante y multimedia. 2 load/store a la cache de datos.

PIPELINE
Completamente integradodesde la unidad de fetch a través de la memoria DRAM. La memoria DRAM funciona a la misma frecuencia que el núcleo.

PIPELINE

Consta de: 12 etapas para operaciones de enteros. 17 etapas para operaciones en punto flotante. Suficientemente largo como para obtener buenos resultados a alta frecuencia. Suficientemente corto como para obtener buen IPC. 7 ciclos para las etapas de fetch y decode enlos que la latencia viene salvaguardada por el predictor de saltos. En la operación de carga el acceso a memoria cache de datos L1 tiene lugar en la etapa 11 y en la siguiente etapa el dato se encuentra en el CDB.

PIPELINE
Si se produce un fallo de cache L1 tiene lugar un acceso en paralelo a la cache L2 y a la cola de peticiones de sistema (system request queue). Si se da un acierto en L2 secancela la petición de sistema. El controlador de memoria gestiona la petición de sistema en la memoria DRAM. Se adelantan los datos tanto de cache como de memoria DRAM mientras se actualiza L1 y se realiza la correción de código.

CACHES
L1: Cache de datos e instrucciones (L1) separadas: Tamaño: 64 Kbytes. Asociativa por conjuntos. Indexadas linealmente. 8 vías. Marcos Kbytes. de bloque de 4Longitud de palabra de 64 bytes. TLB asociativa: 32 entradas correspondientes a páginas de 4 Kbytes. 8 entradas correspondientes a páginas de 2 a 4 Mbytes.

CACHES
L2: Tamaño: 1 Mbyte. Asociativa por conjuntos de 16 vías. Política de reemplazamiento pseudo-LRU: 2 vías por sector. LRU asociada a cada sector Se utilizan la mitad de bits que para LRU obteniendo el mismo resultado. El...