programa en fpga de un reloj

Reloj FPGA


El objetivo de estas 2 prácticas que componen el segundo y tercer examen parcial de la materia es el lograr programar un reloj en FPGA el cual es un dispositivo semiconductor quecontiene bloques de lógica cuya interconexión y funcionalidad puede ser configurada 'in situ' mediante un lenguaje de descripción especializado. La lógica programable puede reproducir desde funciones tansencillas como las llevadas a cabo por una puerta lógica o un sistema combinacional hasta complejos sistemas en un chip.
Las FPGAs se utilizan en aplicaciones similares a los ASICs sin embargo sonmás lentas, tienen un mayor consumo de potencia y no pueden abarcar sistemas tan complejos como ellos. A pesar de esto, las FPGAs tienen las ventajas de ser reprogramables (lo que añade una enormeflexibilidad al flujo de diseño), sus costes de desarrollo y adquisición son mucho menores para pequeñas cantidades de dispositivos y el tiempo de desarrollo es también menor.
El objetivo es lograrcompilar el código para así obtener como resultado segundos, minutos y horas de un reloj común.
Para obtener esto desarrollamos el siguiente código:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
useIEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity infomundo is


port ( clock:in std_logic;

reset:in std_logic;

Hab:in std_logic;
a,b,c,d,e,f,g:out std_logic;a1,b1,c1,d1,e1,f1,g1:out std_logic;
a2,b2,c2,d2,e2,f2,g2:out std_logic;
a3,b3,c3,d3,e3,f3,g3:out std_logic
);
end infomundo;

architecture proceso of infomundo is
signal count1: integerrange 0 to 9;
signal count2: integer range 0 to 5;
signal count3: integer range 0 to 9;
signal count4: integer range 0 to 5;
signal rel:std_logic;
signal rel2:std_logic;
signalrel3:std_logic;
signal rel4:std_logic;
signal sal7seg: std_logic_vector (6 downto 0);
signal sal7seg2: std_logic_vector (6 downto 0);
signal sal7seg3: std_logic_vector (6 downto 0);
signal sal7seg4:...