programación con e fpga

INSTITUTO TECNOLÓGICO DE NUEVO LAREDO
DEPARTAMENTO DE: INGENIERÍA ELÉCTRICA Y ELECTRÓNICA.

DISEÑO DIGITAL CON
VHDL

ING.JOSE JUAN RODRIGUEZ LOERA.

ALUMNO: JULIO CESAR NAVARIJO OLIVERA.





VHDL SU ORGANIZACIÓN Y ARQUITECTURA.





















Unidades básicas de diseños.
Entidad
Puertos de entrada y salida
Modos
Tipos de datosDeclaración de entidades
Identificadores
Diseño de entidades mediante vectores
Declaración de entidades mediante librerías y paquetes
Paquetes
Arquitecturas

















OBJETIVÓ:
Se tendrá un conocimiento básico sobre el diseño de programas, ya sea funcional, por flujo de datos o estructural, así como también su organización y arquitectura.INTRODUCCIÓN


VHDL (Hardware Description language) es un lenguaje orientado a la descripción o modelado de sistemas digitales, es decir se trata de un lenguaje mediante el cual se puede describir, analizar y evaluar el comportamiento de un sistema electrónico digital.
















Unidades básicas de diseño

Las unidades de diseño estascompuestas por un conjunto de declaraciones e instrucciones que definen, describen, estructuran, analizan y evalúan el comportamiento de un sistema digital.

Existen cinco tipos de unidades de diseño en VHDL: declaration entity, architecture, configuration, package declaration, package declaration.

Las declaraciones de la entidad, paquete y configuración se consideran unidades de diseñoprimario mientras que la arquitectura y el cuerpo del paquete son unidades de diseño secundarias porque depende de una entidad primaria que se debe analizar antes de ellas.

Entidad
Una entidad (entity) es el bloque elemental de diseño en vhdl.
Las entidades son todos los elementos electrónicos (sumadores, contadores, compuertas, flip-flops, memorias, etc.).
Se presenta como una caja negra,con solo las entradas y salidas.





Puertos de entrada y salida

Cada una de las señales de entrada y salida en una entidad son referidas como puerto, el cual es similar a una terminal (pin) de un símbolo esquemático.
Todos los puertos que son declarados deben tener un nombre, un modo y un tipo de dato.


port (a,b: in std_logic_vector (3 downto 0);
sel: in std_logic;salidatotal: out std_logic_vector(3 downto 0) );

Modo
Un modo permite definir la dirección en el cual el dato es transferido a través de un puerto.

Modo
Descripción
IN
En este modo las señales solo entran en la entidad
OUT
Las señales salen de la entidad
BUFFER
Este modo se utiliza para las señales que además de salir de la entidad pueden usarse como entradas realimentadas
INOUT
Este modo seutiliza para señales bidireccionales. Se emplea en salida con tres estados. Se puede asignar como sustituto de los tres modos anteriores, pero no se aconseja pues dificulta la comprensión del programa.


Tipos de datos
Tipos de datos son valores que se establecen para los puertos de entrada y salida para una entity.

BIT= valores 0 y 1 lógico.

Boolean= contiene los valores verdadero ofalso de una expresión.

Bit_vetor= representa un conjunto de bits para cada variable de entrada o salida.

Integer=representa numero entero.









Declaración de entidades

entity archivoprincipal is
port (a,b: in std_logic_vector (3 downto 0);
sel: in std_logic;
salidatotal: out std_logic_vector(3 downto 0) );
end archivoprincipal;




Nota: Las palabrasremarcadas son reservadas por el lenguaje de VHDL.
-- Se usan para hacer comentarios.


Identificadores

Son simplemente los nombres o etiquetas que se usan para referir variables, constantes, señales, procesos, etc.





Diseño de entidades mediante vectores


La manera de describir en VHDL una configuración que utilice vectores consiste en la utilización de la sentencia bit_vector....