Registros En Vhdl

INSTITUTO POLITÉCNICO NACIONAL
ESCUELA SUPERIOR DE CÓMPUTO

PRÁCTICA 1:

Registros de Desplazamiento:
* Serie - Serie
* Serie - Paralelo
* Paralelo - Serie
*Paralelo - Paralelo
*Bidireccional

Por:
Cristóbal Jiménez John Alexis:

Grupo:
2CM8

Profesor:
Mujica Ascencio Cesar

Asignatura:
Diseño de Sistemas Digitales

1. INTRODUCCIÓN

1.1 Registro1

Es un circuitodigital que acepta datos binarios de una fuente de entrada y luego los desplaza, un bit a la vez, a través de una cadena de flip-flops.

Figura 1: Corrimiento de bits
Este sistema secuencial es muy utilizado en los sistemas digitales. Un ejemplo de esto se ve en las calculadoras comunes, donde al escribir una cifra de varios números, se nota que el primer número pulsado le cede espacio a losdemás corriéndose a la izquierda, donde además se nota que hay características de memoria porque se mantienen visualizados los números pulsados.

Los registros de desplazamiento son construidos a partir de flip-flops. Además de tener características de memoria y la función de desplazar datos, también se utilizan para convertir datos serie a paralelo, paralelo a serie, entre otros.

1.2 Tipos deRegistros1

Existen cuatro categorías de registro de desplazamiento:

1.2.1 Entrada Paralelo - Salida Paralelo

Registro donde los bits entran a la vez y salen a la vez.

1.2.2 Entrada Paralelo - Salida Serie

Registro donde los bits entran a la vez y salen de uno en uno.

1.2.3 Entrada Serie - Salida Serie

Registro donde los bits entran de uno en uno y salen de uno en uno.

1.2.4Entrada Serie - Salida Paralelo

Registro donde los bits entran de uno en uno y salen todos a la vez.

2. DESARROLLO

2.1 Objetivo

Implementar en VHDL el código necesario para ejecutar los distintos tipos de registros de desplazamiento señalados con anterioridad.

2.2 Códigos

A continuación se muestran las arquitecturas realizadas para cada uno de los registros, explicando laslíneas de código:

2.2.1 Registro Paralelo - Paralelo

Para este registro se tiene el siguiente código:

architecture estructural of comp is
begin
Se inicia proceso con CLR y CLK.
Se condiciona, si CLR es 1, las salidas serán 0
process (clk,clr)
begin
if (clr='1') then
Inicia condición del reloj
q<= "0000";
elsif (clk 'event and clk='1') then
Únicamentetenemos que la salidas Qi serán igual a las entradas Si. Así es la lógica del paralelo - paralelo.
q(0)<=s(0);
q(1)<=s(1);
q(2)<=s(2);
q(3)<=s(3);
end if;
Finalizamos proceso, condición y arquitectura
end process;
end estructural;

Su arquitectura sería algo así:
S1
S2
S3
S0

Registro Paralelo - Paralelo

Q

Q0
Q1
Q2
Q3Internamente, está pasando algo así:
S0 = 1
S0 = 1
S0 = 1
S0 = 1

saux (3) | saux (2) | saux (1) | saux (0) |
1 | 0 | 1 | 1 |

Q3 = 1
Q2 = 1
Q1 = 0
Q0 = 1

Aquí se controlan dos vectores, uno de entrada y otro de salida, ambos de cuatro bits. Por tanto esto es más sencillo, simplemente la entrada Si será quien manipule directamente a su salida Qi; esta es la lógica del registroparalelo - paralelo.

2.2.2 Registro Paralelo - Serie

En este registro tenemos:

Señal auxiliar (vector de 4 bits)
architecture PS of REG_DESPLZ is
signal saux : std_logic_vector (3 downto 0);
Desde el inicio se indica la salida a serie, el cual se irá actualizando cada vez que se recorran los datos
begin
SerieOut <= saux(0); ------------
REG_DESPLZ:Process (RstN, Clk)begin
El efecto CLR como el anterior registro

if (CLR='0') then --------------
saux <= (others=>'0');
Inicia sentencia del CLK.

Si la entrada “carga” esta en uno, se cargaran los datos de la entrada a la señal auxiliar (saux).
elsif (Clk'event and Clk='1') then ---
if (Carga = '1') then
saux <= DatoIn;
Si “Desplz” está en uno, comenzará el...