reloj digital vhdl

-689610-51943000 INSTITUTO TECNOLOGICO DE OAXACA
REPORTE CORRESPONDIENTE AL DISEÑO DE UN RELOJ DIGITAL MOSTRADO EN UN MONITOR VGA
DISEÑO DIGITAL CON VHDL
DESARROLLA:
GONZALEZ TORRES ADRIAN
REVISA:
ING. PABLO MARTINEZ JUAREZ
DISEÑO EN VHDL DE UN RELOJ DIGITAL MOSTRADO EN UN MONITOR VGA
Objetivo
Un reloj digital representa la hora en un display digital en numeracióndecimal, presentando la hora del día en la forma: HH:MM, o HH:MM:SS, según el reloj tenga o no segundero. Conforme a lo aprendido en VHDL se va a desarrollar un reloj digital de 12 horas mostrado en un monitor VGA, llevando a cabo la implementación sobre el FPGA.
Metodología
Empleando los diagramas bloques para plantear el funcionamiento y las partes que nuestro programa conlleva para usar ladescripción de hardware a usar.
Controlador VGA
El controlador contiene dos contadores. Un contador se incrementa en los relojes de píxel y controla la sincronización de la h_sync (sincronización horizontal) de la señal. Por su puesta en marcha de tal manera que el tiempo de pantalla se inicia en el valor del contador 0, el valor del contador es igual a la columna de la coordenada de píxeles durante eltiempo de visualización. El tiempo de visualización horizontal es seguido por un tiempo de borrado, que incluye un porche frente horizontal, el propio impulso de sincronismo horizontal, y el back porch horizontal, cada uno de una duración especificada. Al final de la fila, el contador se restablece para iniciar la siguiente fila.
El resto de los incrementos del contador como cada fila completa, porlo tanto el control de la sincronización de la v_sync (sincronización vertical) de la señal. De nuevo, esto está configurado de tal manera que el tiempo de pantalla se inicia en el valor del contador 0, por lo que el valor del contador es igual a la fila del pixel de coordenadas durante el tiempo de visualización. Como antes, el tiempo de visualización vertical, es seguido por un tiempo deborrado, con su correspondiente pórtico frontal, pulso de sincronización, y porche de atrás. Una vez que el tiempo de borrado vertical completa, el contador se reajusta a comenzar la siguiente actualización de pantalla. Para utilizar el controlador VGA, basta con establecer los parámetros genéricos de la entidad a los valores especificados por el modo VGA deseada. Además del controlador de VGA, elusuario también debe proporcionar una fuente de imagen.
Materiales-Tarjeta FPGA Basys 2
-ISE Design Suite 14.6
-Xilinx PlanAhead 14.6
-Monitor VGA
Desarrollo
Para empezar utilizaremos la graficiacion de nuestro circuito en diagrama bloques el cual se muestra a continuación
Diagrama bloque
4629159207500
33585159080500
Diseño del reloj b) Diseño delcontrolador VGA
Codigo en VHDL
Declarando libreriaslibrary IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
Para la entidad siendo este codigo nuestro “Top Level” declaramos a los puertos de entrada y salida
entity reloj is
Port ( clk,reset,nst,sig,ant : in STD_LOGIC;
segmentos : out STD_LOGIC_VECTOR (6 downto 0);
anodos: outSTD_LOGIC_VECTOR (3 downto 0);
hSync : out STD_LOGIC;
vSync : out STD_LOGIC;
R : out STD_LOGIC_VECTOR (2 downto 0);
G : out STD_LOGIC_VECTOR (2 downto 0);
B : out STD_LOGIC_VECTOR (1 downto 0));
end reloj;
Para la arquitectura de nuestro programa declaramos constants y señales junto con una función la cual se encargara de modificar las horas y los minutos a nuestro criterioarchitecture Behavioral of reloj is
constant max: integer := 60000000;
signal count: integer range 0 to max;
constant half: integer := max/2;
signal cont: integer range 0 to 400_000;
signal clk_out: STD_LOGIC;
signal s1,m1,h1: integer range 0 to 10;
signal h2: integer range 0 to 1;
signal m2,s2,estado: integer range 0 to 6;
Declarando una función llamada selector ya declarada como señal,...