sistemas

Simulación y Síntesis con VHDL

Diseño de Computadores: Síntesis Lógica
Apuntes de Prácticas sobre
Diseño y Simulación con VHDL empleando el entorno de
XILINX: ISE
Manuel J. Bellido
Octubre2012

1

Contenidos
■

Diseñando en Lenguaje VHDL y verificando mediante
simulación



Estructura del código VHDL: packages, diseños y testbenchs



Diseño de Registros

Herramienta de Simulación de circuitos descritos en VHDL:
Isesimulator



Diseño de bloques combinacionales



Diseño de Máquinas de Estados Finitos



Uniendo Componentes

2

Diseñandoen Código VHDL
■

Packages: Es un elemento de VHDL que contiene
declaraciones que pueden ser usadas por mas de un
componente en el diseño.

■

Declaraciones en un packages:



types, subtypes de señales
constants
Components
subprograms (procedures and functions)

3

Diseñando en Código VHDL
■

-- DEFINICION DE LA ESTRUCTURA DE UN PACKAGE
library ieee;
useieee.std_logic_1164.all;
use ieee.numeric_std.all;
package is
[type_decl]
[subtype_decl]
[constant_decl]
[deferred_constant_decl]
[subprogram_header_decl]
[component_decl]
end ;
4

Diseñando enCódigo VHDL
■

-- DEFINICIÓN DEL CUERPO DE PACKAGE
package body is
[deferred_constant_value]
[subprogram_body]
end ;

■

COMO SE INCLUYE UN PACKAGE EN UN CÓDIGO VHDL:

Syntax:
➔ thedefault library is WORK. Sintaxis:
use [library_name.]package_name.all;
➔

Si la librería no es work, hay que incluir una linea
definiendo a la librería.
5

Diseñando en Código VHDL
■
■Códigos de Diseño: Comportamiento, estructurales y
mixtos
Común a todos los diseños:
-- DEFINICION DE LA ESTRUCTURA: ENTIDAD, ENTRADAS Y SALIDAS-library ieee;
-- Definición de librería a usar
useieee.std_logic_1164.all; -- Definición de package a usar
use ieee.numeric_std.all;
-- Definición de package a usar
Entity is
port (
-- SEÑALES DE ENTRADA
-- SEÑALES DE SALIDA
);
end ;

6...