solucion boletin1 edc

Estructura de Computadores
Grado en Ingeniería Informática - Ingeniería de Computadores
Diseño de Sistemas Digitales a nivel RT
P1. Un registro universal (RU8) de 8 bits tiene la siguiente descripción:
- Entradas de datos: 8 en paralelo (X7-0) y dos en serie (r y l), una para desplazamiento a derecha (r) y otra a
izquierda (l).
- Salidas de datos: 8 en paralelo (z7-0).
- Entradas decontrol: la del reloj (Ck) y dos para las distintas operaciones (S1S0, con 00 para inhibición, 01
para desplazamiento a la derecha, 10 para desplazamiento a izquierda y 11 para carga en paralelo).
Descríbalo a nivel RT. Especifique un registro equivalente cuyo control se efectúe con sólo una entrada
activa por cada operación de cambio de datos. Diséñelo utilizando un RU8.

SOLUCIÓN
Descripción anivel RT:
8
s1 r
s0

x7..0

l

s 1s 0

z7..0
8

RU8 ←

00
01
10
11

RU8

[RU8]
SHR (RU8, r)
SHL (RU8, l)
x

z=
[RU8]

Registro equivalente con una entrada activa por operación:
L
SR
SL

8
x7..0

r

l

L SR SL

z7..0
8

RU8 ←

1-01001
000

RU8

x
SHR (RU8, r)
SHL (RU8, l)
[RU8]

z=
[RU8]

Implementación:
SR SL

00

L

0
1

0011

01
0
1

10
11

11
2
3

01
11

10
6
7

01
11

4
5

s 1 = L + SRSL
s 0 = L + SR

s1s0
P2. Describa a nivel RT un contador ascendente mod-64 con puesta a cero, carga en paralelo e inhibición.

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Diseño de Sistemas Digitales a nivel RT
SOLUCIÓN
6
CL r
LD
INC

d5..0l

CL#

LD

INC

RU8 ←

0
1
1
1

CONT64

1
0
0

0
1

0
d5..0
[CONT64]
[CONT64]+1

q5..0
6

z=
[CONT64]

P3. Un registro A con n etapas individuales se acopla a un bus cuyas líneas llevan los bits B. Los componentes
del registro A son biestables SR. Dibuje el diagrama lógico de un circuito asociado a una etapa del registro
que nos permita ordenar latransferencia a la etapa del bit que resulte cuando Ai hace la operación AND con
Bi, esto es, Ai ← AiBi.
Repítalo para Ai ← Ai + Bi, Ai ← A ⊕ B , Ai ← A ⊕ B .
i
i
i
i

SOLUCIÓN
a) Aunque no se especifica en el enunciado, se va a implementar la transferencia C: Ai ← AiBi.
Una etapa cualquiera de A sería
n
Bn-1..0

C

S
A
B CC
R
C

Bi
C

A[n]

Ai

q

S
R

El diseño delcircuito combinacional previo al biestable SR sería:
AB
C

0
1

00
0
0

01
0
1

0
0

11
2
3

1
1

AB

10
6
7

1
0

C
4
5

0
1

A*

00
00-

01
0
1

00-

11
2
3

-0
-0

10
6
7

-0
01

4
5

S = 0
R = CB

SR

b) C: Ai ← Ai + Bi
S = CB

R = 0

c) C: Ai ← A i ⊕ B i
S = CB

R = CB

S = CB

R = CB

d) C: Ai ← A i ⊕ B iP4. Se desea realizar la operación:
M: B ← A
1) Dibuje la celda básica de B con biestables RS.
2) Suponga que encontramos aceptable realizar una transferencia registro a registro en dos pasos, es decir,

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primero borramos B y después cargamos B con el contenidode A. Demuestre que en este caso podemos usar
menos hardware que en el apartado 1. Dibuje la celda básica de B y las señales para dicha transferencia
síncrona.

SOLUCIÓN
1) Una etapa cualquiera de B sería:
n
M

An-1..0

R
B
A CC
M S

Ai
C

B[n]

Bi

q

R
S

El diseño del circuito combinacional previo al biestable SR sería:
AB
M

0
1

00
0
0

01
0

1

10

11
2
3

1
1

AB

10
6
7

0
1

M
4

0

5

1

00
-0
-0

01
0
1

010

B*

11
2
3

00-

10
6
7

-0
01

4
5

S = MA
R = MA

RS

2) Si suponemos que el contenido de B es 0 cuando se va a cargar con A, el diseño sería el
mismo, pero eliminando las dos columnas centrales del mapa K anterior:
A
M

0
1

0

1

-0
-0

0
1...