Sumador

Capítulo.2 – Sumador y Buffer
con VHDL

Cap.2 – Sumador y Buffer con VHDL

Programación de Estructuras Básicas

Diseño (Programación) de una
Diseño (Programación) de una
Estructura BásicaCombinatoria
Estructura Básica Combinatoria
Biblioteca (s)
Biblioteca (s)
Declaración
Declaración
Entidad
Entidad
Declaración
Declaración
Arquitectura
Arquitectura

Sintaxis:
Sintaxis:ARCHITECTURE nombre_arquitectura OF nombre_entidad IS
ARCHITECTURE nombre_arquitectura OF nombre_entidad IS
{Declarativas de Bloque} –Se analizarán posteriormente
{Declarativas de Bloque} –Seanalizarán posteriormente
BEGIN
BEGIN
{Enunciados Concurrentes}
{Enunciados Concurrentes}
END [nombre_arquitectura]
END [nombre_arquitectura]
Enunciado Concurrente.
Enunciado Concurrente.
Unidad deCómputo/Cálculo que realiza lo siguiente:
Unidad de Cómputo/Cálculo que realiza lo siguiente:
•Lectura de Señales.
•Lectura de Señales.
•Realiza cálculos basados en los valores de las Señales.•Realiza cálculos basados en los valores de las Señales.
•Asigna los valores calculados a Señales específicas.
•Asigna los valores calculados a Señales específicas.

Cap.2 – Sumador y Buffer conVHDL

Programación de Estructuras Básicas

SEÑALES
SEÑALES

Y
Y

VARIABLES
VARIABLES

VARIABLES:
VARIABLES:
Es similar al concepto de variable en otros lenguajes. Su valor puede ser
Essimilar al concepto de variable en otros lenguajes. Su valor puede ser
alterado en cualquier instante y se le puede asignar un valor inicial. Las
alterado en cualquier instante y se le puede asignarun valor inicial. Las
variables sólo se declaran en los procesos o subprogramas.
variables sólo se declaran en los procesos o subprogramas.
Utilizadas en ejecuciones en serie.
Utilizadas enejecuciones en serie.
SEÑALES:
SEÑALES:
Se declaran igual que las constantes y variables. La diferencia es que pueden
Se declaran igual que las constantes y variables. La diferencia es que pueden...