SYLABUS DIPLOMADO
DIPLOMADO:
“Ingeniería en Programación VHDL y Diseño e
Implementación de Sistemas Embebidos
FPGA”www.cidiacctec.com
E-mail: cidiacctec@cidiacctec.com; cidiacctec@hotmail.comág.
Teléf. (01)5620704 Dirección: Av. Elmer Faucett 1670. Urb. San José. Bellavista - Callao
CENTRO DEINVESTIGACIÓN DESARROLLO INNOVACIÓN ASESORÍA Y CAPACITACIÓN EN CIENCIA Y TECNOLOGÍA
PROGRAMACIÓN VHDL-I SOBRE FPGA
TEMARIO:
CLASE 1:
Introducción al curso y perspectiva de la tecnología FPGA y susaplicaciones.
Lenguaje VHDL: Definición de unidades de diseño (entidad, arquitetura), objetos
(señales, variables, constantes), librerías.
Laboratorio 01:
o Simulación de compuertas lógicas.
CLASE 2:
Lenguaje VHDL: Estilo Asignación concurrente a señal
ACS única.
ACS condicional.
ACS selectiva.
Laboratorio 02:
o Diseño y simulación de Flip-Flop, decodificador, comparador. CLASE 3:
Lenguaje VHDL: Estilo algorítmico: Process.
Laboratorio 03:
o Flip-Flop, registros, divisor de frecuencia.
CLASE 4:
Lenguaje VHDL: Máquinas de Estado
Laboratorio 04:
o Usode herramientas Xilinx ISE y/o Altera MAX PLUS II, para la configuración
del dispositivo FPGA, con ejemplos prácticos.
www.cidiacctec.com
E-mail: cidiacctec@cidiacctec.com;cidiacctec@hotmail.comág.
Teléf. (01)5620704 Dirección: Av. Elmer Faucett 1670. Urb. San José. Bellavista - Callao
CENTRO DE INVESTIGACIÓN DESARROLLO INNOVACIÓN ASESORÍA Y CAPACITACIÓN EN CIENCIA Y TECNOLOGÍAPROGRAMACIÓN VHDL-II SOBRE FPGA
TEMARIO:
CLASE 1:
Revisión curso VHDL I: Estilo Flujo de Datos, estilo Algorítmico:
Estilo algorítmico: máquinas de estado, Moore y Mealy.
Laboratorio 01:
Detectores de secuencia, división de frecuencia..
Diseño de sistemas con Máquinas de estado.
CLASE 2:
Estilo Estructural:
Declaración de componentes.
Usando nuestros diseño como...
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