Tutorial Lenguaje Vhdl ( Doc Que Encontre )

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TUTORIAL DEL LENGUAJE VHDL

Ing. Daniel Francisco Gómez Prado dgomezp@unmsm.edu.pe

Profesor de la Facultad de Ingeniería Electrónica, Universidad Nacional Mayor de San Marcos Lima – Perú

RESUMEN: El presente artículo pretende difundir los conocimientos básicos del lenguaje VHDL (Very High Speed Integrated Circuit Hardware Description Language) diseñado para la descripción y síntesisde sistemas digitales para su implementación en PLD. Se reduce los circuitos lógicos complejos, máquinas de estados e incluso diagrama de flujos a un código sencillo y legible que puede también ser compilado y utilizado como librería para cualquier otro proyecto. ABSTRACT: This paper tries to diffuse the basic knowledge of the language VHDL (Very High Speed Integrated Circuit Hardware DescriptionLanguage) designed for the description and synthesis of digital systems. It decreases the complex logical circuits, machines of states and diagram of flows to a simple and readable code that can also be compiled and used as bookstore for any other project. Palabras Claves: VHDL, síntesis digital, PLD.

Paquete. Las tres primeras son básicas para la realización del diseño y las dos últimas sonutilizadas cuando se desean generar librerías. El diseño con VHDL, se define en dos partes: la unidad Entidad donde se define la interface exterior del diseño a manera de encapsulado y la unidad de Arquitectura donde se describe el funcionamiento interno de dicho diseño. Además, VHDL permite definir múltiples Arquitecturas asociadas a una única Entidad y el modelo a simular se especifica en launidad de Configuración indicando que dicha Arquitectura se utiliza para implementar una Entidad. Las unidades de Paquete se utilizan cuando uno de nuestros diseños es parte de otros, para ello lo empaquetamos como un solo objeto para que otros programas puedan utilizarlo directamente. 1.2 Entidad En la declaración de Entidad se define el diseño como si fuera un producto encapsulado, indicando elnúmero de pines, los puertos de entrada y salida. La Entidad puede definir bien las entradas y salidas de un circuito integrado por diseñar o puede definir la interface de un módulo que será utilizado en un diseño más grande.

I. ESTRUCTURA DEL LENGUAJE VHDL 1.1 Unidades de Diseño en VHDL El lenguaje VHDL está estructurado en las siguientes unidades: Entidad, Arquitectura de una Entidad,Configuración, Declaración de Paquete y Cuerpo del

ELECTRÓNICA UNMSM

Nº.11, Agosto del 2003

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La Entidad es la estructura que declara la interface del sistema y permite ver el diseño como una caja negra, con la cual se puede realizar diseños jerárquicos en VHDL y formar una colección de módulos interconectados entre sí. En VHDL estos módulos se definen mediante la palabra clave ENTITY cuya formageneral es:
ENTITY nombre IS [GENERIC (lista de parámetros)]; [PORT (lista de puertos)]; [declaraciones] [BEGIN sentencias] END [ENTITY] [nombre];

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Los comentarios en VHDL se indican con un doble guión ‘—’. El lenguaje VHDL no distingue las letras mayúsculas de las minúsculas, por lo que un puerto llamado data será equivalente a otro llamado DATA ó Data. Por convención todas laspalabras reservadas de VHDL se escriben en letras mayúsculas. El primer carácter de un puerto sólo puede ser una letra, nunca un número. Así mismo su nombre no puede contener caracteres especiales tales como $, %, ^, @, ... ni dos caracteres de subrayado seguidos.

La instrucción GENERIC, sirve para definir y declarar propiedades ó constantes generales tales como los tiempos de retardo. Lainstrucción PORT, define los puertos del módulo que esta siendo definido en un lista que consiste en un nombre seguido por el modo del puerto (IN, OUT, etc.) y el tipo de datos de la línea (std_logic,bit, etc). Si no se especifica el modo del puerto, el compilador de VHDL supone que se trata del modo IN por defecto

1.2.1 Tipos de Puertos Los puertos en VHDL son análogos a los pines de conexión de...