Uso De Quartus

Práctica 3 | Sistemas Computacionales |

Propósito.
Que el estudiante aprenda e identifique la utilización y aplicación de vectores, ciclos y Genéricos en lenguaje VHDL.

Parte 1:
Enesta práctica el estudiante simulará el modelo de una compuerta AND de n bits. En el código del programa se tiene a n:=2 y retraso de transporte gate_delay :=20 ns. Una vez simulado este programa,simularlo para n:=6, 10, 15, y gate_delay:=10 ns, 30 ns.

--Código:

--Unidad Diseñada: Compuerta AND de n-bits --Nombre del Archivo: AND_n.vhd --Descripción: Compuerta AND de n señales de entrada yuna señal de salida. Realiza--la multiplicación lógica de n señales de entrada. |
------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
useieee.numeric_std.all;
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Entity AND_n is
--Declaración de parámetros del genérico
Generic( --retraso de transporte de la compuerta AND de 20 nsgate_delay: time:=20 ns;
--Se tiene dos señales de entrada
n: positive:=2);
Port ( --El vector x contiene el número de señales de entrada a
--multiplicar por la compuerta
x: instd_logic_vector((n-1) downto 0);
z: out std_logic
);
End Entity AND_n;
Architecture Pattern of AND_n is
begin
Process(x)
Variable mul_AND_n: std_logic;
begin
--Inicialización de la variable mul_AND_nmul_AND_n:='1';

--Declaración de ciclo for, el cual accesa a cada uno de los bits del
--arreglo
for i in 0 to (n-1) loop
--Aquí se realiza la multiplicación lógica bit a bit del arreglomul_AND_n:= mul_AND_n and x(i);
--finaliza el ciclo for
End loop;
--Se tiene un retraso de trasporte en la compuerta de 20 ns, al asignar
--el valor de la variable mul_AND_n a la señal desalida z
z <= mul_AND_n after gate_delay;
--finaliza el proceso
End Process;
End Architecture Pattern;
--Unidad Diseñada: Mesa de Pruebas de compuerta AND de n-bits. --Nombre del Archivo:...