Versión 2.0 Del Firmware De Mvip-2

PROYECTO FIN DE CARRERA
PLAN 1992
E.U.I.T. TELECOMUNICACIÓN

TEMA:

Arquitecturas VLSI para codificación de vídeo

TÍTULO:

Versión 2.0 del firmware de MVIP-2

AUTOR:

Óscar Álvarez Hernández

TUTOR:

Matías Garrido González

Vº Bº.

DEPARTAMENTO: SEC
Miembros del Tribunal Calificador:
PRESIDENTE:

Alfonso Martín Marcos

VOCAL:

Matías Garrido González

VOCALSECRETARIO:

César Sanz Álvaro

Fecha de lectura:

30

Calificación:

de

Noviembre

de

2005

El Secretario,

RESUMEN DEL PROYECTO:

MVIP-2 es un codificador de vídeo para la recomendación H.263 que está constituido por un procesador
RISC que controla un conjunto de procesadores especializados en diferentes tareas del algoritmo de
codificación. El codificador ejecutaactualmente la versión 1.0 del firmware del codificador. El propósito
de este PFC es realizar una nueva versión del firmware y las modificaciones hardware necesarias en
los procesadores para conseguir un aumento de la velocidad de codificación.

Proyecto Fin de Carrera
Version 2.0 del firmware de MVIP-2
´
´
Oscar Alvarez Hern´ndez
a
Noviembre 2005

´
Indice general
1. Introducci´n
o
1.1.Objetivos del Proyecto de Fin de Carrera . .
1.2. Metodolog´ . . . . . . . . . . . . . . . . . .
ıa
1.2.1. Estudio previo . . . . . . . . . . . . .
1.2.2. An´lisis del problema y generaci´n de
a
o
1.3. Simulaciones y obtenci´n de resultados . . .
o
1.4. Sintetizabilidad . . . . . . . . . . . . . . . .
1.5. Herramientas utilizadas . . . . . . . . . . . .
1.6. Estructura de la memoria . .. . . . . . . .
2. Fundamentos de codificaci´n de v´
o
ıdeo
2.1. Introducci´n a la se˜ al de v´
o
n
ıdeo . . . .
2.2. Digitalizaci´n de la se˜ al de v´
o
n
ıdeo . . .
2.2.1. Formatos de v´
ıdeo digital . . .
2.3. Codificaci´n de la se˜ al de v´
o
n
ıdeo . . . .
2.3.1. Recomendaci´n H.263 . . . . .
o

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......soluciones
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3. Codificador de v´
ıdeo MVIP-2
3.1. Interfaces con el exterior . . . . . . . . . . . . . . . . . . . . . . . . .
3.2. Arquitectura de MVIP-2 . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1. Subsistema de configuraci´n y control . . . . . . .. . . . . . .
o
3.2.2. Subsistema de interfaces . . . . . . . . . . . . . . . . . . . . .
3.2.3. Subsistema de almacenamiento interno y matriz de interconexi´n
o
3.2.4. Subsistema de procesamiento . . . . . . . . . . . . . . . . . .
3.2.5. Gesti´n de la codificaci´n . . . . . . . . . . . . . . . . . . . .
o
o
3.2.6. Interfaz de configuraci´n y control . . . . . . . . . . . . . . . .
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4. RDPARAM
4.1. Funcionamiento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2. Conexi´n al Registro de Configuraci´n . . . . . . . . . . . . . . . . .
o
o
4.3. Conexi´n con el n´ cleo del Procesador de macrobloque . . . . . . . .
o
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INDICE GENERAL

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4.4. Conexi´n al CROSSBAR . . . . . . . . . . . . . . . .. . . . . . . . .
o
4.5. Configuraci´n . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
o

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5. Integraci´n de RDPARAM dentro de los procesadores
o
5.1. DQ: cuantificador directo . . . . . . . . . . . . . . . . . . . . .
5.1.1. Conexiones . . . . . . . . . . . . . . . . . . . . . . . .
5.1.2. Configuraci´n de RDPARAM . . . . . . . . . . . . . .
o
5.2. IFRECMEM . . ....