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SIMULACION DE UN PROCESADOR DE 8 BITS CON LENGUAJE DE DESCRIPCION DE HARDWARE VHDL MEDIANTE METODOLOGIAS DE DISEÑO DESCENDENTE

LUIS EDUARDO ABAD QUINTERO

UNIVERSIDAD NACIONAL DE COLOMBIA FACULTAD DE INGENIERIA Y ARQUITECTURA DEPARTAMENTO DE ELECTRICIDAD ELECTRONICA Y COMPUTACION MANIZALES CALDAS 2002

SIMULACION DE UN PROCESADOR DE 8 BITS CON LENGUAJE DE DESCRIPCION DE HARDWARE VHDLMEDIANTE METODOLOGIAS DE DISEÑO DESCENDENTE

LUIS EDUARDO ABAD QUINTERO

Trabajo de grado para optar al título de Ingeniero Electrónico

Director FLAVIO PRIETO Ingeniero Electrónico

UNIVERSIDAD NACIONAL DE COLOMBIA FACULTAD DE INGENIERIA Y ARQUITECTURA DEPARTAMENTO DE ELECTRICIDAD ELECTRONICA Y COMPUTACION MANIZALES CALDAS 2002

CONTENIDO Pág.

INTRODUCCION 1. MARCO TEORICO 1.1 RESEÑAHISTORICA 1.2 DEFINICION DEL PROBLEMA 1.2.1 Set de instrucciones 1.2.2 Formato de instrucciones 1.2.3 Librerías y paquetes 1.2.4 Basic_utilities 1.2.5 Par_utilities 1.2.6 Estructura de buses 2. DISEÑO DESCENDENTE (TOP-DOWN) DEL PROCESADOR 2.1 UNIDAD DE CONTROL 2.2 ESTRUCTURA DE BUSES 2.3 UNIDAD LOGICO ARITM ETICA (arithmetic_logic_unit.vhd) 2.4 UNIDAD DE CORRIMIENTO (shifter_unit.vhd) 2.5 UNIDADDE REGISTRO DE ESTADO (status_register_unit.vhd) 2.6 ACUMULADOR (accumulator_unit.vhd) 2.7 REGISTRO DE INSTRUCCION (instruction_register_unit.vhd) 2.8 REGISTRO CONTADOR DE PROGRAMA (program_counter_register_unit.vhd) 2.9 REGISTRO DE DIRECCIONAMIENTO DE MEMORIA (memory_address_register_unit.vhd) 2.10 TRANSFERENCIA DE DATOS ENTRE REGISTROS (par_data_path) 2.11 SIMULACION DE LA UNIDAD DE CONTROL(unit_control.vhd) iii

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2.12 INTERCONEXION DE BUSES Y UNIDAD DE CONTROL (par_central_processing_unit.vhd) 3. RESULTADOS CONCLUSIONES BIBLIOGRAFÍA ANEXOS 31 33 43 45 46

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LISTA DE TABLAS Pág.

Tabla 1. Set de instrucciones Tabla 2. Formato de instrucciones Tabla 3. Operaciones y banderas de la unidad lógico aritméticaTabla 4. Programa de prueba Tabla 5. Valores de estado (datos u operandos) en memoria Tabla 6. Valores de operación and Tabla 7. Señales afectadas por instrucciones de un byte Tabla 8. Señales afectadas por instrucciones de dos bytes

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LISTA DE FIGURAS Pág.

Figura 1. Estructura de buses Figura 2. Esquema jerárquico del sistema Figura 3. Esquema lógico de la unidadlógico aritmética Figura 4. Hardware de un bit para la unidad lógico aritmética Figura 5. Esque ma lógico de la unidad de corrimiento Figura 6. Esquema lógico del registro de estado Figura 7. Esquema lógico del acumulador Figura 8. Esquema lógico del registro de instrucción Figura 9. Esquema lógico del registro contador de programa Figura 10. Esquema lógico del registro de direccionamiento dememoria Figura 11. Diagrama de tiempo de la instrucción lda i8 Figura 12. Diagrama de tiempo de la instrucción sub 6 Figura 13. Diagrama de tiempo de la instrucción jmp 9 Figura 14. Diagrama de tiempo de las instrucciones nop y cac Figura 15. Diagrama de tiempo de la instrucción asl Figura 16. Diagrama de tiempo de la instrucción cmc Figura 17. Diagrama de tiempo de la instrucción branch_c 20 Figura18. Diagrama de tiempo de la instrucción and i25 Figura 19. Diagrama de tiempo de la instrucción cla Figura 20. Compilador Max Plus II Figura 21. Cuadro de diálogo: “VHDL Netlist Reader Settings” Figura 22. Cuadro de diálogo: “Device” Figura 23. Cuadro de diálogo: “Enter Nodes from SNF ” Figura 24. Cuadro de diálogo: “End Time” vi

12 14 17 17 20 20 23 23 25 25 37 38 38 39 39 40 40 41 42 54 5556 56 57

Figura 25. Cuadro de diálogo: “Grid Size” Figura 26. Cuadro de diálogo: “Overwrite Clock” Figura 27. Simulador de Max Plus II

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LISTA DE LISTADOS

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Listado 1. Basic_utilities.vhd Listado 2. Par_utilities.vhd Listado 3. Alu_operations.vhd Listado 4. Arithmetic_logic_unit.vhd Listado 5. Shifter_unit.vhd Listado 6. Status_register_unit.vhd Listado 7....