Vhdl
DISPOSITIVOS FPGA
CONTENIDO
DISPOSITIVOS LÓGICOS PROGRAMABLES.
INTRODUCCIÓN AL LENGUAJE DE DISEÑO DE HARDWARE (VHDL).
DISEÑO LÓGICO COMBINACIONALUTILIZANDO VHDL DISEÑO LÓGICO SECUENCIAL UTILIZANDO VHDL DISEÑO DE SISTEMAS DIGITALES UTILIZANDO VHDL.
Diseño lógico secuencial utilizando VHDL
Declaraciones secuenciales
Son sentencias decontrol de flujo de programa, parecidas a las de cualquier lenguaje software, que se utilizan para modelar la funcionalidad de un componente.
Sentencias secuenciales
– Sentencias
de sincronización:wait – Sentencias de asignación: señales, variables – Sentencias condicionales: if-then-else – Sentencias iterativas: loop, exit, next – Otras sentencias: assert, report, null – Llamadas asubprogramas
Eventos
Eventos sobre las señales (‘EVENT) nos indican cuando ocurre un cambio en la señal signal'event signal'last_event signal'last_value
Sentencia wait
WAIT esta instrucción esutilizada en procesos que no tienen lista de sensibilidad: wait on signal_list; wait for time_expression; wait until condition;
Sentencia wait
SENTENCIA wait Wait [ on señal {,…}] [ untilexpresión_booleana] [ for expresión_tiempo]
Variables
architecture ejemplo2 of entidad is signal a, b, x, y : integer; begin p2: process (clk) variable c : integer; -- Aquí se está definiendo la señal
beginc=2, a=4, b=6
g ↑ clk c:= a; x sentencias_secuenciales; } end case;
SENTENCIAS ITERATIVAS
Sentencias For-loop
FOR – LOOP -- solo son aplicables --dentro de un process for loop_var in rangeloop ... –Sentencias secuenciales dentro del loop end loop;
Sentencias While loop
WHILE – LOOP --solo son aplicables --dentro de un process while condición loop ... –Sentencias secuenciales dentrodel loop end loop;
Exit, Next, Null
EXIT: Termina la ejecución de un ciclo completo NEXT: Ejecuta la siguiente secuencia d un ciclo.
NULL: Es una sentencia que no realiza ningun cambio en...
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