VHDL




Introduccion.
El diseño jerarquico es la programación de extensos diseños mediante la unión de pequeños bloques; es decir, un diseño jerárquico agrupa varias entidades electrónicas, lascuales se pueden analizar y simular de manera individual con facilidad, para luego relacionarlas a través de un algoritmo de integración llamado Top Level como se muestra en la Fig. 3.1

Fig. 3.1 DiseñoJerarquico.
Ejercicio extra-clase: Realizar el diseño de la Fig. 3.2 mediante captura esquemático (creando los símbolos de cada componente).


Fig. 3.2 Cerradura Electrónica

El diseño se llevoacabo mediante la descricpion en VHDL de cada entidad, es decir de cada componente que conforma la cerradura electronica, y posteriormente convertir cada entidad en su correspondiente esquematico,para asi integrarlos en un esquematico general como se muestra en la Fig. 3.3


Fig. 3.3 Esquematico General Del Circuito.
Simulacion Funcional.
la clave correcta para que la cerradura abra es lasiguiente:
Para dato de entrada 1: la combinacion es X”A”= 1010 y enciende el Led: 0001
Para el dato de entrada 2: la combinacion es X“F”= 1111 y encienden los leds: 0011
Para el dato de entrada 3:la combinacion es X”8”= 1000 y encienden los leds: 0111
Para el dato de entrada 4: la combinacion es X“0”=0000 y enciende el led 1000
Los leds utilizados para esta practica se muestran en elarchivo de restricciones:

Como se puede observar en la Fig. 3.4 si la entrada es 1010 encendera el led 0001 y asi sucesivamente como ya se describio anteriormente.
Fig. 3.4 Simulacion FuncionalSimulación Temporizada
La simulación temporizada arrojó los resultados esperados, sin que los rebotes de la entrada influyeran en la salida. Como es común de una simulación de este tipo surgieron losretardos esperados. El máximo retardo hallado fue de 39.516 ns como se muestra en la Fig. 3.5.
Fig. 3.5 Simulación temporizada


Retardo máximo
39.516 ns
Máxima frecuencia de trabajo
25.306 MHz...