vhdl

UIB

Universitat de les
Illes Balears

GRADO EN INGENIERÍA TELEMÁTICA
ELECTRÓNICA DIGITAL

CONFIGURACIÓN DE DISPOSITIVOS PROGRAMABLES:
INTRODUCCIÓN AL QUARTUS II

Josep L. Rosselló
Noviembre 2011

Dispositivos lógicos programables.
Existen distintos fabricantes de dispositivos lógicos programables. En esta asignatura
utilizaremos los dispositivos creados por el fabricante ALTERA.Este fabricante nos
proporciona distintas familias de dispositivos con diferentes propósitos, los más
relevantes son los siguientes:
Dispositivos de alta densidad y alta velocidad de operación:
Serie STRATIX
Dispositivos de integración media de bajo coste:
Serie CYCLONE
Dispositivos programables de muy bajo coste y consumo:
Serie MAX
En esta asignatura utilizaremos los dispositivosCYCLONE. Cada integrado de esta
familia posee distintas funcionalidades que podemos utilizar. Para las CYCLONE III
que usaremos (la EP3C16) disponemos de 15408 elementos lógicos (LEs), 516.096 bits
de Memoria RAM, 346 pines de entrada/salida, 56 Multiplicadores y 4 PLLs que
permiten aumentar las prestaciones del reloj interno.

Para la configuración de estas familias, el fabricante proporciona unsoftware de diseño,
compilación y programación. Este programa es el QUARTUS II. Existen dos versiones,
la versión gratuita (Web Edition) y que permite configurar solo un conjunto de
dispositivos determinado y la versión profesional (Subscription edition) para la gama
completa. Para los dispositivos que usaremos será suficiente la versión gratuita del
QUARTUS. Para más información sobre losdispositivos ALTERA y el QUARTUS II
podeis acceder a www.altera.com.

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Introducción al QUARTUS II
Empecemos el programa QUARTUS II: Ejecutad el programa (Quartus II Web Edition
software) instalado en los ordenadores del laboratorio de electrónica de la universidad.
El Quartus funciona trabajando sobre proyectos por lo que lo primero que podéis hacer
es activar un nuevo proyecto:

Esaconsejable crear una carpeta para cada proyecto individual.

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Seguidamente añadid los archivos que creáis conveniente (para empezar no ponemos
ningún archivo puesto que empezamos de cero) y le damos a NEXT. Seguidamente nos
indica cuál es el dispositivo que usaremos en nuestro proyecto. En este caso es el
dispositivo de las placas de entrenamiento DE0 de la empresa TERASIC, el cual vienecon un dispositivo CYCLONE III EP3C16F484C6.

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Demos a NEXT y finalizamos el “Wizard” de proyectos.

Introducción de diseños:
Seguidamente podemos empezar a diseñar nuestro proyecto. Es conveniente haber
razonado previamente en un papel qué es lo que realmente queremos implementar y
cómo lo haremos. En este ejemplo realizaremos un proyecto en el que, mediante un
contador binario, unsumador y un multiplexor, llenaremos una memoria RAM interna
de la FPGA de forma que cada posición de la meomoria contenga el número ‘i+200’
con ‘i’ comprendido entre el 1 y el 255 ó solamente el número ‘i’. Seleccionaremos una
u otra opción mediante un interruptor.
Lo primero que hacemos es definir los pines de entrada y salida. Tendremos dos
entradas; un interruptor y un reloj (que esproporcionado por la placa DE0 y que oscila a
50MHz) y una salida (el contenido de la memoria).

Schematics y entrada HDL:
Comenzamos abriendo un nuevo fichero ‘bdf’ en donde insertaremos nuestro diseño de
forma gráfica. Damos a New->Design Files->Block Diagram/Schematic file

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Nos sale una pantalla en blanco. Hacemos dobre click en esta pantalla e introducimos
tres entradas y una salida(3 input y 1 output). A continuación podéis ver cómo se
inserta una entrada

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A cada pin le ponemos un nombre. Por ejemplo ‘clk’ para el reloj, ‘reset’ para el reset,
‘selector’ para el interruptor con el que seleccionaremos ‘i+200’ ó ‘i’ para el contenido
de la memoria y ‘qout[8..0]’ para una salida de 9 bits (puesto que el número máximo a
incluir en la momoria será 255+200 que en...