VHDL

• Netlist: conjunto de instrucciones que
indican el interconexionado entre los
componentes de un diseño (lista de
conexiones).
• HDL: Estos lenguajes permitieron solucionar
el problema de describirun circuito NO por
sus conexiones (Netlist) sino más bien por su
funcionamiento.

VHDL

Carlos Augusto Fajardo Ariza

Lenguajes de Descripción de
Hardware

VHDL
VHSIC HDL: Very High Speed IntegratedCircuit
HDL

• La Entidad (ENTITY): Define el símbolo del
circuito, es decir, sus entradas y salidas. En
otras palabras es la caja negra que lo contiene.
• Arquitectura (ARCHITECTURE): Donde se
defineel funcionamiento del módulo definido
en la entidad.
VHDL

Carlos Augusto Fajardo Ariza

Principalmente toda descripción está compuesta
por dos partes o unidades:

Entidad

Carlos Augusto FajardoAriza

• Descripción de las entradas y salidas
de un circuito de diseño.

VHDL

Declaración de Entidades

Los puertos (Port ) definen las entradas y
salidas del módulo. Todos los puertos que
sondeclarados deben tener:
1. Nombre: para identificarlos
2. Modo: salida, entrada, etc.
3. Tipo: bit, entero,etc.
VHDL

Carlos Augusto Fajardo Ariza

SINTANXIS
entity nombre_entidad is
Port ( …. );
endnombre_entidad;

Declaración de Entidades
IN: Señales de entrada a la entidad, son sólo de lectura, no
puede asignarles ningún valor dentro del programa.
OUT: Señales de salida de la entidad, no puedenleerse, es
decir, no pueden ser usadas dentro de una descripción.
INOUT: Puerto bidireccional, puede ser usado en el programa
como escritura y lectura
BUFFER: Se comporta como un terminal de salida conla
diferencia que se puede leer.

VHDL

Carlos Augusto Fajardo Ariza

Modos

Declaración de Entidades

1.
2.
3.
4.
5.

Bit: Toma los valores 0 y 1 lógicos
Boolean: Define valores verdadero y falso enuna expresión.
Bit_vector: representa un conjunto de bits.
Integer (entero): representa un número entero.
STD_LOGIC (standard logic):También llamado IEEE Std.1164
Multi-Valued
‘0’, (Forcing 0): Cero...