S Ntesis VLSI De Un Multiplicador De Punto Flotante De Precisi N Simple

Pistas Educativas, No. 108, Octubre 2014. México, Instituto Tecnológico de Celaya.

Síntesis VLSI de un Multiplicador de Punto
Flotante de Precisión Simple
Víctor Manuel Valenzuela De La Cruz
Universidad Autónoma de Ciudad Juárez, Instituto de Ingeniería y Tecnología, Av. Del Charro #450
Norte, C.P. 32310, Ciudad Juárez, Chihuahua, Tel: (656) 688 4841 ext. 4773
victorgh10@hotmail.com

AbimaelJiménez Pérez
Universidad Autónoma de Ciudad Juárez, Instituto de Ingeniería y Tecnología, Av. Del Charro #450
Norte, C.P. 32310, Ciudad Juárez, Chihuahua, Tel: (656) 688 4841 ext. 4773
abimael.jimenez@uacj.mx

Humberto de Jesús Ochoa Domínguez
Universidad Autónoma de Ciudad Juárez, Instituto de Ingeniería y Tecnología, Av. Del Charro #450
Norte, C.P. 32310, Ciudad Juárez, Chihuahua, Tel: (656) 6884841 ext. 5412
hochoa@uacj.mx

Marco Antonio Gurrola Navarro
Universidad de Guadalajara, Centro Universitario de Ciencias Exactas e Ingenierías, Av. Revolución
1500, C.P. 44430, Guadalajara, Jalisco, Tel: (33) 13 78 59 00 ext. 27720
marco.gurrola@cucei.udg.mx

Resumen
La multiplicación es una de las operaciones más importantes para la ejecución de
instrucciones en dispositivos de procesamiento dedatos. En este trabajo se presenta el
diseño de un multiplicador de punto flotante, siguiendo el estándar IEEE-754. El sistema
se divide en tres fases, la primera separa los datos, la segunda realiza una
multiplicación en punto fijo y la tercera lleva a cabo el cálculo del nuevo exponente. La
segunda fase es crítica y se desarrolla mediante un algoritmo basado en celdas
unitarias para generar unamatriz de multiplicación. El sistema se implementó en VHDL
Pistas Educativas Año XXXV - ISSN 1405-1249
Certificado de Licitud de Título 6216; Certificado de Licitud de Contenido 4777; Expediente de Reserva 6 98 62

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(VHSIC Hardware Description Language) con la herramienta ISEWebPack 14.4 de
Xilinx. Posteriormente, se realizó parte del proceso de síntesis lógica y física, utilizando
las herramientas EDA (Electronic Design Automation) de Alliance y se obtuvo una
versión preliminar del layout para su fabricación en tecnología VLSI. El layout presentó
un gran consumo de área, sin embargo, el diseño es escalable y se podría aumentar la
capacidad del multiplicador sinnecesidad de un rediseño. El sistema se comportó de
manera satisfactoria en respuesta a diferentes patrones de prueba diseñados en las
herramientas de Xilinx y Alliance.
Palabras Claves: IEEE-754, Multiplicación, Punto Flotante, VHDL, VLSI.

1. Introducción
La multiplicación es una operación aritmética fundamental, necesaria para realizar
operaciones complejas, pero a la vez es considerada como la quemayor tiempo
necesita para ejecutarse. Por este motivo, se requiere de una implementación eficiente
para que su desempeño sea adecuado.
La notación en punto flotante es utilizada en sistemas digitales debido a su precisión y
exactitud. Asimismo, la implementación en hardware es parte de la unidad aritméticalógica (ALU) de un procesador. Sin embargo, es necesario optimizar para lograr un
buendesempeño con poca área con un bajo consumo de potencia.
Al realizar una multiplicación en punto flotante, se requiere de una operación de
multiplicación en punto fijo, considerada como la parte crítica y de mayor
procesamiento. Para realizar esta operación, se han propuesto diferentes algoritmos [13, 9-11]. En [1] se utilizaron sumadores híbridos con entradas y salidas negadas, las
cuales, al conectarseentre sí se complementan, pasando el dato sin alterar (doble
negación). Esto permite eliminar componentes a nivel físico y reducir el consumo de
potencia en las celdas principales.

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