METODOLOGÍA PARA LA TEMPORIZACIÓN EN SISTEMAS LÓGICOS SECUENCIALES.

METODOLOGÍA PARA LA TEMPORIZACIÓN EN SISTEMAS LÓGICOS SECUENCIALES.
Juan Gilberto Mateos Suárez, Francisco Emilio González Rodríguez, Héctor Mateos Ortega.
Universidad de Guadalajara, Centro Universitario de Ciencias Exactas e Ingenierías
División de Electrónica y Computación, Departamento de Electrónica
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Teléfono/FAX;(++52) 3619-8471, Guadalajara Jal. México C.P. 44420
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RESUMEN.
En la automatización se precisan una serie de señales que actúan con cierto retraso tanto en la
conexión como en la desconexión, ó en ambos cambios de transición a la vez, además se hace
necesario generar retardos respecto a otras señales internas delsistema automático en estudio, al
analizar el diseño de circuitos lógicos de tipo secuencial con temporización se utilizan métodos en
base a tablas y gráficas, ésta forma clásica de manejar datos binarios en sistemas secuenciales,
implica el aprendizaje de una serie de métodos tabulares y gráficos, como son; mapas de
Karnaugh, tablas de transición de estados, tablas de asignación de estados ydiferentes métodos
de minimización, se observa que al aplicar éste método de solución a problemas simples, se ocupa
una gran cantidad de tiempo en la formulación de las tablas y las gráficas, con problemas que
constan solamente de una ó dos entradas/salidas, y en el caso de entradas/salidas múltiples,
supóngase 10 entradas/salidas, éste método se vuelve tedioso e impráctico. El dispositivo“temporizador”, dispone de una entrada y una salida, generándose así, tres configuraciones
básicas de temporizadores; temporización a la activación, a la desactivación y la tercera es una
combinación simultanea de las dos anteriores, temporización a la “activación/desactivación”, si se
niegan las entradas se generan otros tres temporizadores y al negar las salidas se producen otros
tres comportamientos,en total son nueve comportamientos distintos de temporizadores. En el
documento, “Metodología para la temporización en sistemas lógicos secuenciales”, se
muestra un forma rápida para resolver problemas de tipo lógico secuencial con estados múltiples,
se encuentran soluciones de ejemplos prácticos que se analizan y examinan a través del método;
“función memoria”, primeramente sin temporizar yenseguida con temporización, además se
produce el diseño simultáneo de ecuaciones solución con diagramas de escalera y con circuitos
lógicos, generándose gráficas que sintetizan el comportamiento de las nueve configuraciones
minimizadas al uso de un solo dispositivo temporizador, la programación de las ecuaciones
secuenciales y la temporización se codifican con la estructura “formula node” delLabVIEW, las
escalas del tiempo que se utilizan son en tiempo real, y los circuitos lógicos y los diagramas de
escalera se simulan en Multisim y/o en LabVIEW.
1.0 LA FUCION MEMORIA.
Al analizar circuitos lógicos secuenciales se utilizan tablas y gráficas, éste método para el manejo
de datos en sistemas secuenciales implica el aprender una serie de técnicas tabulares y
geométricas, seobserva que al aplicarlas en la solución de problema simples, se requiere una gran
cantidad de tiempo en formular las tablas y las gráficas, en el caso de que el número de entradas y
salidas aumente, supóngase a 10 entradas y 10 salidas, este procedimiento se vuelve tedioso, y
resulta ser un método impráctico. Existe otra forma más sencilla para resolver problemas
secuenciales, éste método resultatan fácil que se tratan simultáneamente soluciones con
diagramas de escalera y diagramas con compuertas lógicas. A este método se le llama La
Función Memoria [4] y consiste en una técnica que se utiliza para analizar y resolver sistemas
secuenciales, es útil cuando se tienen como máximo hasta 20 variables, si los sistemas
secuenciales tienen más de 20 variables esta técnica ya no resulta...