Arquitectura de computadoras ( MEMORiAS )

Capitulo 5: Memoria

Fundamentos de Arquitecturas de Computadores

Arquitecturas de Memoria

© 1999 M. Murdocca and V. Heuring

5-2

Contenido
5.1 Jerarquías
5.2 RAM. Memorias de Acceso Aleatorio
5.3 Organización en Circuito Integrado
5.4 Módulos comerciales
5.5 ROM. Memorias sólo-lectura
5.6 Memorias Cache
5.7 Memoria Virtual
5.8 Tópicos avanzados
5.9 Caso de estudio: IntelPentium Memory System

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5-3

Jerarquía
Rápida y cara

Registros

Incremento
en rendimiento
y en costo

Cache

Memoria principal
Memoria secundaria (disco)
Almacenamiento masivo (cinta)
Lenta y barata
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5-4

Comportamiento de una celda RAM de 1 bit
Read

D Q

CLK

Select

Data
In/Out
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5-5

Señales de conexión en RAM
WR

A0-Am-1

Memory
Chip

CS

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D0-Dw-1

D3 D1
D2 D0

5-6

Memoria de 4 palabras

WR

4 bits x palabra
2-to-4
decoder
00
A0
A1

01
10
11

WR
Word 0
CS

WR
Word 1
CS

WR
Word 2
CS

Chip Select
(CS)
WR
CS

Word 3

Q3 Q1
Q2 Q0
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5-7

Representación simplificada de 4x4 RAM

D3 D2 D1 D0
WR
A0
4×4 RAM
CS
A1
Q3 Q2 Q1 Q0

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5-8

Organización de una RAM 64x1 en 2 dimensiones

Read

D Q

A0
A1
A2

Row
Decoder

Read/Write
Row
Control

CLK

Select
Data Column
In/Out Select

Celda 1-Bit
A3
A4
A5

Column Decoder (MUX/DEMUX)
Data

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Two bits wide:
One bit for data and
one bit for select.

5-9

Organización de 4x8 RAM

D7 D6 D5 D4

D3 D2 D1 D0

4×4 RAM

4×4 RAM

Q7 Q6 Q5 Q4

Q3 Q2 Q1 Q0

CS
WR
A0
A1

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5-10

Organización de 8x4 RAM
D3 D2 D1 D0

WR
A0
A1

4×4 RAM
CS
1-to-2
decoder

A2

0
1

CS

4×4 RAM
CS

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Q3 Q2 Q1 Q0

5-11

Módulo SLIM (Single-In-Line Memory)
TI Databook

Vcc
CAS
DQ1
A0
A1
DQ2
A2

PIN NOMENCLATURE
A0-A9
CAS

Address Inputs
Column-Address Strobe

DQ1-DQ8
NC

Data In/Data Out
No Connection

RAS
Vcc
Vss
W

Row-Address Strobe
5-V Supply
Ground
Write Enable

1
2
3
4
5
6
7

A3
8
Vss
9
DQ3 10
A4
A5
DQ4

11
1213

A6
A7

14
15

DQ5
A8
A9

16
17
18

NC
DQ6
W

19
20
21

Vss 22
DQ7 23
NC
DQ8
NC
RAS
NC
NC
Vcc

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25
26
27
28
29
30

5-12

Como funciona una ROM ?
2-to-4
decoder
00
A0
A1

Posicion

01
10
11

almacenada

00
01
10
11

Enable

Q3

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Palabra

Q2

Q1

Q00101
1011
1110
0000

5-13

ALU como Lookup Table (LUT)

Operando
A

Operando
B
Función

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A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17

Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7

A17 A16 Función

Salida

0
0
1
1

0
1
0
1

Suma
Resta
Multiplic
División

5-14

Que es una memoria cache?

CPU
400MHz

Main
Memory
10 MHz

Bus 66 MHz
Sin cache

CPU
400 MHz
Cache

Main
Memory
10 MHz

Bus 66 MHz
Con cache

- Principio de LOCALIDAD: Una posición de memoria puede ser usada
de nuevo (localidad temporal); una posición vecina de la posición de
memoria referenciada puede ser usada inmediatamente después
(localidad espacial).
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5-15Esquema de cache con organización asociativa

Valid Dirty Tag

27

Slot 0

Block 0

Slot 1

Block 1

Slot 2

.
.
.

.
.
.

Block 128

Slot 214–1

Block 129

Cache

.
.
.

Block 227–1
Main Memory
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32 words
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5-16

Ejemplo de Memoria Asociativa
- Un acceso a la posición (A035F014)16 es mapeado a la cache como...