Banner De Reloj Digital Vhdl

BANNER DE RELOJ DIGITAL EN VHDL SOBRE UNA FPGA SPARTAN3E-100

Digital clock banner in VHDL on SPARTAN3E-100 FPGA

RESUMENEl proyecto consiste en implementar un reloj digital sobre los bcd de una FPGA SPARTAN3E-100 utilizando la herramienta Xilinx ISE Design Suite 12.1 para programarla. La hora que describe el reloj esta en formato de 24 horas y fue diseñado de tal forma que pudiera pasar porcada uno de los bcd simulando su movimiento de manera secuencial. El trabajo fue realizado durante el segundo semestre académico del presente año con el fin de aplicar lo aprendido en el curso de laboratorio de electrónica 1 usando los equipos y materiales disponibles en la universidad.PALABRAS CLAVES: Bcd, digital, electrónica, FPGA, implementar, lógica, programar, reloj, VHDL,Xilinx.ABSTRACTThe project aim implements a digital clock on a FPGA SPARTAN3E-100 using the tool Xilinx ISE Design Suite 12.1 for programming. The clock describes the hour in format of 24 hours and was designed such that could pass each bcd sequentially simulating the movement. The work was done during the second semester of this year to apply what they learned in the course of electronic laboratory 1 using theequipment and materials available at the university.KEYWORDS: Bcd, clock, digital, electronic, FPGA, implement, logic, programming, VHDL, Xilinx. | | SEBASTIAN FLOREZEstudiante Ingeniería de sistemas,Universidad Tecnológica de Pereirasflorez@utp.edu.coANDRES GIRALDOEstudiante Ingeniería de Sistemas,Universidad Tecnológica de PereiraAndreslds_06525@hotmail.com |

1. INTRODUCCIÓN

El proyectoconsiste en desarrollar un banner con un reloj digital que al pasar por 4 bcd de una FPGA Spartan3E-100 simule un desplazamiento hacia la izquierda de forma continua. Para efectuar dicha labor, fue necesario hacer uso no sólo de la herramienta Xilinx como herramienta de descripción de hardware sino también de conceptos como el de lógica combinatoria y secuencial para optimizar considerablemente eldiseño del proyecto.

Con el fin de aplicar lo aprendido en el curso de laboratorio de electrónica buscamos hacer uso de elementos pedagógicos que pudiesen ayudarnos a solventar de forma adecuada cada una de las funciones que hacen parte de los módulos del dispositivo. Primero, se pensó en usar una máquina de estados que permitiera modelar éste comportamiento, pero después de un análisis másacertado, llegamos a la conclusión de utilizar lógica combinatoria como método de optimización teniendo en cuenta además que el diseño lo hacemos sobre hardware y no software.

Figura 1. FPGA Spartan3E-100

Al momento de diseñar sobre hardware es necesario tener en cuenta el uso de look up tables, puesto que la FPGA que usamos cuenta con un número finito de éstas., por el contrario en laprogramación de software no tenemos tal inconveniente y en ciertos casos, lo que es mas simple de programar en software es mas costoso describirlo en hardware, de allí pues, la necesidad de utilizar la lógica combinatoria para diseñar el proyecto.

Figura 2. Banner de reloj digital en la FPGA

Figura 3. Banner de reloj digital en la FPGA

Figura 4. Banner de reloj digital en la FPGA

2.CONTENIDO

Para su correcto funcionamiento, el proyecto fue dividido en módulos más pequeños que pudieran realizar tareas específicas y que juntamente dieran una solución idónea al problema. A continuación se describen los bloques que fueron utilizados en la construcción del diseño:

1) Divisor de frecuencia. Se utilizaron 2 divisores. Lo primero que necesitábamos era tener un contador para simularlos minutos y las horas del reloj, tomamos entonces la frecuencia de 50MHz del clock de la FPGA para convertirla a una de 1 Hz haciendo uso de un divisor de frecuencia que habíamos creado y que permitió finalmente simular los segundos del reloj, se utilizo este divisor de frecuencia simultáneamente en el modulo del banner. También se necesito un divisor de frecuencia de 250MHz que se utilizo en...