ciclo de bus









Tema 4
Microprocesador MCF5282:
Hardware




















Índice

1. Introducción

2. Descripción general de los terminales

3. Módulo de interfaz externo (EIM)

4. Módulo de generación de chip-selects (CS)

5. Ciclos de bus

6. Tiempo de ejecución de las instrucciones

7. Gestión de las excepciones

8.Módulo de control de interrupciones

9. Modulo EPORT

10.   Configuración del chip

11.   Arranque del microprocesador
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5. Ciclos de bus. Descripción (I/VI)


Funcionamiento básico del ciclo de bus

Las transferencias se realizan sincronizadamente con el reloj CLKOUT

Son controladas por una máquina de estados interna, que divide cada
periodo de reloj en dos estadosLos estados pares se producen durante el nivel alto del reloj
Los estados impares se producen durante el nivel bajo del reloj

La duración del ciclo de bus estándar (sin estados de espera) es de:
Ciclos rápidos: 2 periodos de reloj
Ciclos estándar de lectura y escritura: 3 periodos de reloj

La denominación de los estados es de S0 a S5



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5. Ciclos de bus. Descripción (II/VI)El ciclo de bus se rige por el siguiente diagrama de

transición de estados



















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5. Ciclos de bus. Descripción (III/VI)

























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5. Ciclos de bus. Descripción (IV/VI)


La sincronización del ciclo de bus se realizar con la señal

CLKOUT

Se genera a partir del reloj del sistema, es de su misma frecuenciaTodas las operaciones están sincronizadas con el flanco de subida

Algunas líneas de control están sincronizadas con el flanco de bajada

La figura muestra los tiempos de setup y hold vinculados a los flancos
de captura







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5. Ciclos de bus. Descripción (V/VI)


Sincronización de las líneas /CSn

En el caso de acceso mediante las líneas /CS, las transiciones deéstas, /BS[3:0] y /OE se producen siempre en el nivel bajo de la señal
de reloj, aunque la activación de todas ellas no tiene porque ser
simultánea













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5. Ciclos de bus. Descripción (VI/VI)


Consideraciones sobre el inicio de un ciclo de bus. La
dirección de acceso puede desencadenar:
Activación de alguna de las líneas /CS[6:0], según se haya configurado en CSCRnActivación de los bloques de DRAM, según se haya configurado en DACRn
Si no se activa ninguno de los bloques anteriores, se entiende que es un acceso a
memoria externa, con decodificación externa diseñada por el usuario
En caso de conflictos, el tipo de acceso es el indicado en la tabla, pudiendo quedar
indefinido









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5. Ciclos de bus. Lectura (I/II)En el ciclo de lectura, el procesador recibe datos de

memoria o de un periférico

Diagrama de flujo
















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5. Ciclos de bus. Lectura (II/II)


Cronograma del ciclo de lectura básico














Consideraciones














Captura
En S3 los datos deben estar disponibles, y son capturados en elflanco de subida de dicho estado, si /TA está activo
En caso contrario se insertan ciclos de espera completos, hasta que
se active /TA
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5. Ciclos de bus. Escritura (I/II)


En el ciclo de escritura, el procesador envía los datos a

memoria o a un periférico

Diagrama de flujo
















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5. Ciclos de bus. Escritura (II/II)Cronograma del ciclo de escritura básico














Consideraciones













Evaluación de /TA
En el flanco de subida de S3 se evalúa si /TA está activo
En caso contrario se insertan ciclos de espera completos, hasta que
se active /TA
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5. Ciclos de bus. Rápidos (I/II)


Duran 2 ciclos de reloj (4 estados), y son aplicables a
lectura y escritura...