Cmos

Diseño Microelectrónico Susana García Suárez



Familia lógica CMOS


En la familia lógica MOS Complementaria, CMOS, se utilizan dos tipos de transistores en el circuito de salida. Por un lado, MOSFET de canal n, NMOS, y MOSFET de canal p, PMOS. Este tipo de tecnología es una de las más rápidas y consume menos potencia que otras familias MOS. Para esto, se puedemantener una pequeña capacitancia de salida o disminuir la resistencia de conducción del transistor incrementando su tamaño. Por otro lado, la disipación de potencia de un circuito CMOS viene dada por la disipación resultante de la carga y descarga de las capacitancias.
El número de transistores necesario para implementar una puerta lógica de N entradas con esta tecnología es de 2N.

Inversor
Con elentendimiento del inversor, se puede entender el funcionamiento de los dispositivos CMOS, con lo cual, el estudio será desarrollado para esta puerta más a fondo.
El inversor CMOS, tiene dos MOSFET en serie, el dispositivo con canal P tiene su fuente conectada a tensión y el dispositivo con canal N tiene su fuente a masa. La salida interconecta los drenadores de ambos transistores.
En sufuncionamiento, cuando el condensador de carga pasa de 0 a Vdd Voltios, se extrae una cantidad de energía de la fuente de la cual parte se disipa en la red PMOS, mientras que el resto queda almacenada en el condensador de carga. Durante la transición inversa, el condensador se descarga y la energía que había almacenado, se disipa en el transistor NMOS.
El cambio de tamaño de los dispositivos es unaforma de agilizar las puertas, pero también de reducir el consumo de energía de la puerta. Otra forma, no estudiada aquí, es la obtención de un valor óptimo de la tensión de alimentación.
Para el diseño correcto en cuanto a velocidad de la puerta lógica, el tamaño del transistor de canal p, aumenta al doble del tamaño del canal n. Para ello, el W/L=10 para el PMOS y W/L=5 para el NMOS. Es el diseñomás sencillo implementado con sólo dos transistores.


[pic]



Para la misma relación de W/L de los transistores, el dispositivo de canal P tiene una resistencia dos veces mayor que la red N. Lo deseado, es que ambos presenten la misma resistencia, con lo cual, con la relación escogida, conseguimos tener unos tiempos similares de subida y de bajada.

Para esta puerta diseñada:

Ts =102-105 ps
Tb= 93-96 ps


[pic]


Puerta NOR


Para la puerta NOR, se han implementado la función con dos transistores integrados en un solo dispositivo. De esta forma, estamos utilizando tan sólo dos transistores como en el inversor, aunque en realidad, el diseño inicial tenía cuatro. En cuanto a relación de tamaños, en este caso, para obtener un respuesta similar de bajada y de subida, lostransistores P deben tener una relación W/L cuatro veces mayor que la red N. En este caso, la red p, W/L = 20 y para la red n W/L = 5.

[pic]

[pic]



Habiendo desfasado los dos relojes, se obtienen los tiempos siguientes:
Ts = 153-207 ps
Tb = 189-192 ps




Puerta NAND


En este caso, la relación entre W/L de ambas redes, tiene que ser la misma. Se ha escogido una relación W/L = 5. Sin haberintegrado los dos transistores de la red P en uno solo, ni en la red N, podemos ver que la velocidad de respuesta, con cuatro transistores, aunque sea otra puerta lógica, no varía mucho respecto a la puerta NOR.


[pic]

[pic]

Los tiempos de respuesta son los siguientes:
Ts = 180-240 ps
Tb = 150-204 ps


Función lógica


La función planteada en clase, es la siguiente:

|A |B |C|Salida |
|0 |0 |0 |0 |
|0 |0 |1 |0 |
|0 |1 |0 |1 |
|0 |1 |1 |0 |
|1 |0 |0 |0 |
|1 |0 |1 |0 |
|1 |1 |0 |1 |
|1 |1 |1 |1 |...