Contador binario 0-7 en FPGA

Universidad Católica “Nuestra Señora de Asunción”
Facultad de Ciencias y Tecnología
Departamento de Ingeniería Electrónica e Informática
Carrera de Ingeniería Electrónica

Laboratorio deSistemas Digitales 2
Informe de la Práctica No. 1

Fecha: 17/04/2012

Integrantes:
José Quiñónez
Cynthia Franco

57.504
57.507

Etapa 1: Especificación de Diseño
1. Especificación del SistemaRealizar un contador de 0 a 7 frecuencia en la FPGA Spartan-3an de Xilinx montado en el Kit de
desarrollo Spartan-3an Starter Kit. El sistema debe tener un divisor de frecuencia de manera a tenerun
clock de entrada de 5MHz y un clock de salida una salida de 1Hz que. El contador debe tener, además
del clock, 1 entrada para Reset y 1 entrada para el Enable, así como 3 salidas para mostrar elconteo.
Las entradas se conectan a los slide switch del Kit y las salidas a los LEDs.

2. Diagrama de Bloques del Sistema
El sistema consta del diagrama en bloques que se observa en la Figura 1.LED

Slide SW
LED

Slide SW
LED

Slide SW

Divisor de Frecuencia

Contador

LED
LED
LED
LED

Figura 1. Divisor de frecuencia y contador.

Etapa 2: Sintetización y SimulaciónFuncional
1. Código Fuente de los Módulos en VHDL
El sistema posee dos módulos, el divisor de frecuencia y el contador. El módulo es un bloque
combinatorio y tiene 3 entradas y 2 salidas. En lasiguiente lista se observa el código en VHDL.

-----------------------------Módulo Divisor de frecuencia------------------------------library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
useIEEE.STD_LOGIC_unsigned.ALL;
entity Contador1hz is
port (
clk : in std_logic; --Entrada a 5MHz
sal : out std_logic -- Nuevo clock a 1Hz
);
end Contador1hz;
architecture Behavioral of Contador1hz is
signalcontador : std_logic_vector (25 downto 0); -- Verificará cada vez que el clock de entrada sea
5MHz
begin
process(clk) begin
if clk'event and clk = '1' then
if (contador = 49999999) then
sal...