infrasonidos





VLSI
LABORATORIO DE DISEÑO VLSI


ANDREA CASANOVA
DIANA SALTOS


INGENIERÍA ELECTRÓNICA Y TELECOMUNICACONES
SÉPTIMO SEMESTRE


03/12/2012

Contenido




TEMA
Máquina secuencial y máquina de estados
OBJETIVOS

GENERAL
Aprender a diseñar y programar circuitos en VHDL para tarjetas FPGA.

ESPECÍFICOS
Diseñar el primer circuito requerido en código VHDL medianteprogramación jerárquica y mapeo de puertos.
Realizar el barrido correcto para la aplicación requerida en éste circuito.
Diseñar y programar en código VHDL la máquina de estados necesaria para el segundo circuito.
Realizar el diseño de éste circuito con un reloj manual.

ENUNCIADO DEL PROBLEMA
PROBLEMA 1
En un determinado estadio olímpico se desea instalar un cronómetro-marcador para losencuentros de balonmano tal como el que se presenta en la figura. Está construido por una pantalla de 4 dígitos en los cuales se presenta alternativamente los goles y el tiempo que resta para el fin de los 30 minutos que dura cada tiempo del partido. En los instantes en que la pantalla muestre los goles, los dos dígitos de la izquierda indicaran los del equipo local y los dos de la derecha los delequipo visitante. Cuando la pantalla actúe como cronómetro, se indicaran los minutos y los segundos en cada pareja de dígitos izquierda y derecha respectivamente. La pantalla deberá mostrar alternativamente el tiempo cronometrado durante 10 segundos y los goles durante 5 segundos. Además la pantalla se comunica con la mesa de jueces a través de los siguientes dispositivos:
a. Dos pulsadores PL y Pvque sirven para incrementar la puntuación del equipo local y visitante respectivamente.
b. Un pulsador I para iniciar el cronómetro en el valor de 29 minutos y 59 segundos y el marcador de goles a 0, en cualquier instante que sea pulsado.
c. Dos pulsadores S y R empleados para detener el cronómetro STOP o ponerlo en marcha RUN cuando sea necesario.

Diseñar los bloques que usted considerenecesario para el diseño del circuito y presentar el diagrama completo en el informe. Cada bloque deberá corresponder a un componente utilizado para la implementación en VHDL (programación jerárquica – mapeo de puertos).


CAJA NEGRA DEL CIRCUITO


DISEÑO DE BLOQUES





EXPLICACIÓN DE CADA BLOQUE

DIVISOR DE FRECUENCIA 1: como entrada se tiene el clock, a la que divide por un valordeterminado por el usuario, en nuestro caso necesitamos 20ms, la salida de esta señal de reloj nos da al dividir la frecuencia de entrada y el valor determinado.

DETECTOR DE FLANCOS:Genera un pulso por cada cambio detectado en el pulsador del equipo local (PL) y del equipo visitante (PV).

CONTADOR 1:recibe la señal de los 5 pulsadores, cuando detectaun cambio en el pulsador I, se iniciará lacuenta del marcador en 0 y del cronómetro en 29 minutos 59 segundos. Cuando detectaun cambio en el pulsador R inicia a transcurrir el cronómetro, y cuando detecta un cambio en el pulsador S, la cuenta se detiene. Al detectar un flanco en alto en el PL, aumenta unoal marcador del equipo local, al detectar un flanco en alto en el PV, aumenta unoal marcador del equipo visitante. Todas las salidasestarán en binarios.

BINARIO A BCD: convierte una entrada de binario de 7 bits, a 2 salidas en BCD que representan las unidades y decenas del numero de entradas. Utilizamos 4 bloques.

MUX: es un mux de 8 a 1. Escoge una de las entradas que representa las 8 salidas de los 4 bloques de binario a BCD.

BCD a 7SEG: convierte la salida del mux en 7 segmentos para enviar a los displays

DIVISORDE FRECUENCIA 2: como entrada se tiene el clock, a la que divide por un valor determinado por el usuario, en nuestro caso necesitamos 1s, la salida de esta señal de reloj nos da al dividir la frecuencia de entrada y el valor determinado.

DIVISOR DE FRECUENCIA 3: como entrada se tiene el clock, a la que divide por un valor determinado por el usuario, en nuestro caso necesitamos 200Hz, la...