Maquinas De Estado

Microelectrónica

ITT-Sistemas Electrónicos

EL LENGUAJE VHDL
SÍNTESIS VHDL

– MÁQUINA DE ESTADOS (FSMs)
• Define un circuito que pasa por varios estados de salida definidos por el usuario enfunción de una señal CLK.

X(t)

Circuito combinacional (f,g) Q(t) Memoria (flip-flop)

Z(t)

Q(t+1)

clk

– –

f: función de transición g: f ió de salida función d lid

–X(t)={x1(t), x2(t), …, xn(t)}: variables de entrada – Z(t)={z1(t), z2(t), …, zn(t)}: variables de salida – Q(t)={q1(t), q2(t), …, qn(t)}: estado de la máquina – Q(t+1)={q1(t+1), q2(t+1), …, qn(t+1)}: próximoestado de la máquina – clk : reloj del sistema

METODOLOGÍAS Y HERRAMIENTAS PARA EL DISEÑO DE SISTEMAS DIGITALES

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Microelectrónica

ITT-Sistemas Electrónicos

EL LENGUAJE VHDL
SÍNTESISVHDL

Entradas asíncronas X(t) Cálculo del Q(t+1) próximo estado (f)
Lógica combinacional

Sólo tipo Mealy Q(t) Cálculo de las salidas (g)
Lógica combinacional

Memoria

Z(t)

clk

Lógicasecuencial

–

Máquinas de Mealy: las salidas del sistema dependen tanto de las entradas del sistema como del estado actual. Q(t+1)= f[X(t), Q(t)] Z(t) = g[X(t), Q(t)]

–

Máquina de Moore: lassalidas del sistema sólo dependen del estado actual. Q(t+1)= f[X(t), Q(t)] Z(t) Z( ) = g[Q(t)] [Q( )]

METODOLOGÍAS Y HERRAMIENTAS PARA EL DISEÑO DE SISTEMAS DIGITALES

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MicroelectrónicaITT-Sistemas Electrónicos

EL LENGUAJE VHDL
SÍNTESIS VHDL

– Modelado tipo I (Máquinas de Mealy)
• • Cada uno de los bloques se modela como un proceso independiente. En la parte declarativa dela arquitectura se definen dos señales para almacenar el estado actual y el próximo estado.
type estadosFSM is (estado0, estado1, …, estadon); signal estado, prox_estado : estadosFSM;

•

Elcálculo del próximo estado se realiza mediante un proceso combinacional, en la lista de sensibilidad se introducen las entradas de la máquina y el estado actual.
process (entradas, estado) begin --...