Nose
Páginas: 2 (447 palabras)
Publicado: 17 de mayo de 2011
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DDDDDDDDDDDDDDDDDNJHB BSDGH WGYBDQGY D DW DW EBD WGE GRGYEBREW FHDE FCBHD FV EGR FHW D EFWVD S FHER G FRN ORBNR GB WB DW DQW DBWQDBWE RGWEGF BE FEN FYRBFHQWHNA DB F DEF AS FRN G TR EGELGNRTG RT EFG EHB CE CEDH CECS CJ
En la figura 1 se observa el diagrama de bloques del proyecto, el cual cuenta con un divisor de frecuenciapara reducir la frecuencia de la señal de reloj que es de 50 MHz, esto se realiza para poder observar las salidas del display de la FPGA, ya que con la frecuencia por defecto de esta tarjeta no permiteuna clara observación de la secuencia mostrada. El divisor de frecuencia es un contador con un fin de cuenta que es 1 después del cierto tiempo al cual se desea que llegue la frecuencia que necesiteel circuito, el numero al que debe llegar este contador resulta de la división de los 50 MHz que es la frecuencia de la FPGA entre la frecuencia que se desea obtener.
El fin de cuenta que traeconsigo la frecuencia deseada entra en el habilitador de un contador de 0 a 3 el cual se toma su cuatro salidas que son las todas las posibles combinaciones de se pueden tener de dos bit.
En la figura 2se muestra el diagrama de bloques del decodificador que, como se dijo anteriormente, permite habilitar cada uno de los displays. Este decodificador funciona de la manera como se ilustra en la tabla1.
Los dados están basado en secuencia pseudoaleatoria de longitud máxima (LFRS), un registro de retroalimentación lineal ideales para una secuencia aleatoria en la salida de los dados que puede darel mayor número de estados posibles 2 – 1, y solo serán utilizado tres bits de este registro, ya que necesitamos los números del 1 al 6. Este tipo de registro muestra todas las combinaciones posiblecreando el problema de la aparición de dos datos no deseados que son el 0 y el 7, para la solución de este problema se puso como condición que cuando aparezca estos dos datos el pulsador que habilita...
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En la figura 1 se observa el diagrama de bloques del proyecto, el cual cuenta con un divisor de frecuenciapara reducir la frecuencia de la señal de reloj que es de 50 MHz, esto se realiza para poder observar las salidas del display de la FPGA, ya que con la frecuencia por defecto de esta tarjeta no permiteuna clara observación de la secuencia mostrada. El divisor de frecuencia es un contador con un fin de cuenta que es 1 después del cierto tiempo al cual se desea que llegue la frecuencia que necesiteel circuito, el numero al que debe llegar este contador resulta de la división de los 50 MHz que es la frecuencia de la FPGA entre la frecuencia que se desea obtener.
El fin de cuenta que traeconsigo la frecuencia deseada entra en el habilitador de un contador de 0 a 3 el cual se toma su cuatro salidas que son las todas las posibles combinaciones de se pueden tener de dos bit.
En la figura 2se muestra el diagrama de bloques del decodificador que, como se dijo anteriormente, permite habilitar cada uno de los displays. Este decodificador funciona de la manera como se ilustra en la tabla1.
Los dados están basado en secuencia pseudoaleatoria de longitud máxima (LFRS), un registro de retroalimentación lineal ideales para una secuencia aleatoria en la salida de los dados que puede darel mayor número de estados posibles 2 – 1, y solo serán utilizado tres bits de este registro, ya que necesitamos los números del 1 al 6. Este tipo de registro muestra todas las combinaciones posiblecreando el problema de la aparición de dos datos no deseados que son el 0 y el 7, para la solución de este problema se puso como condición que cuando aparezca estos dos datos el pulsador que habilita...
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