Tarea U U

Latch SR
El latch lógico más simple es el SR, donde R y S representan los estados 'reset' y 'set' respectivamente. El latch es construido mediante la interconexión retroalimentada de puertas lógicasNOR (negativo OR), o bien de puertas lógicas NAND (aunque en este caso la tabla de verdad tiene salida en lógica negativa para evitar la incongruencia de los datos). El bit almacenado está presenteen la salida marcada como Q, y Q´ su complementación (valor negativo a Q).
Al tener dos entradas para el ingreso de datos (S y R), tenemos 4 posibles combinaciones (recordando que 2n representa lascombinaciones posibles con datos binarios, donde 'n' representa el número de bits a trabajar). Cada combinación define el estado presente en Q, de esta manera tenemos la siguiente tabla de verdad:
SetReset
Q
0
0
Qn-1
0
1
1
1
0
0
1
1
Indeterminado
Cuadro 1: Tabla de la verdad para el latch SR, implementado con compuertas NOR
A partir de la información de la tabla se puede observar que cuando:SET=RESET=0. El latch se encuentra en su estado de reposo, y la salida Q y Q' se mantendran en el estado que tenian antes de que se produjera esta condición de entrada.
SET=0, RESET=1. Esta condición siempreborrara el valor presente en Q. Es decir, restablece el latch (Reset, por su palabra en inglés)
SET=1, RESET=0. Esta condición siempre establecera el valor de salida Q en 1. Es decir, inicializa ellatch (Set, por su palabra en ingles)
SET=RESET=1. Esta condición trata de restablecer e incializar el latch al mismo tiempo, provocando resultados inesperados. Esto debido al tiempo de propagacion delas compuertas logicas, o en su caso capacitancia parasita del circuito.
FLIP FLOP RS COMPUERTAS AND

Modo de operación
Entradas
Salidas

R
S
Q
Q
Prohibido
0
0
1
1
Set
0
1
10
Reset
1
0
0
1
Mantenimiento
1
1
No cambia

FLIP-FLOPS RS SINCRONO

Modo de operación
ENTRADAS
SALIDAS

CLK
S
R
Q
Q
Mantenimiento

0
0
No cambia
Reset

0
1
1
1
Set

1
0
1
0
Prohibido

1
1
1
1...