VHDL Capitulo 2 con ejercicios resueltos

Capitulo 2 VHDL El Arte de Programar

VHDL: su organización y arquitectura Introducción

Tal como lo indican sus siglas, VHDL (Hardware Description Language) es un lenguaje orientado a la descripción o modelado de sistemas digitales; es decir, se trata de un lenguaje mediante el cual se puede describir, analizar y evaluar el comportamiento de un sistema electrónico digital.

VHDL es unlenguaje poderoso que permite la integración de sistemas digitales sencillos, elaborados o ambos en un dispositivo lógico programable, sea de baja capacidad de integración como un GAL, o de mayor capacidad como los CPLD y FPGA.

Existen cinco tipos de unidades de diseño en VHDL: declaración de entidad (entity eclaration), arquitectura (architecture), configuración (configuration), declaracióndel paquete (package declaration) y cuerpo del paquete (package body).

En el desarrollo de programas en VHDL pueden utilizarse o no tres de los cinco módulos, pero dos de ellos (entidad y arquitectura) son indispensables en la estructuración de un programa.

Una entidad (entity) es el bloque elemental de diseño en VHDL, Las entidades son todos los elementos electrónicos como sumadores,contadores, compuertas, flip-flops, memorias, multiplexores, etc. que forman de manera individual o en conjunto un sistema digital.

La entidad puede representarse de muy diversas maneras. Los subsistemas pueden conectarse internamente entre sí; pero la entidad sigue identificando con claridad sus entradas y salidas generales.

Un modo puede tener uno de cuatro valores:

in (entrada), out(salida), inout (entrada/salida) y buffer .

• Modo in. Se refiere a las señales de entrada a la entidad. Este sólo es unidireccional
y nada más permite el flujo de datos hacia dentro de la entidad.

• Modo out. Indica las señales de salida de la entidad.

• Modo inout. Permite declarar a un puerto de forma bidireccional permite la retroalimentaciónde señales dentro o fuera de la entidad.

• Modo buffer. Permite hacer retroalimentaciones internas dentro de la entidad, pero a
Diferencia del modo inout, el puerto declarado se comporta como una terminal
de salida.

Los tipos son los valores (datos) que el diseñador establece paralos puertos de entrada y salida dentro de una entidad; se asignan de acuerdo con las características de un diseño en particular. Algunos de los tipos más utilizados en VHDL son:

• Bit, el cual tiene valores de 0 y 1 lógico.

• Boolean (booleano) que define valores de verdadero o falso en una expresión.

• Bit_vector (vectores de bits) que representa un conjunto de bits para cada variable deentrada
o salida.
• Integer (entero) que representa un número entero.

Los anteriores son sólo algunos de los tipos que maneja VHDL, pero no son los únicos.

La declaración de una entidad consiste en la descripción de las entradas y salidas de un circuito de diseño identificado como entity (entidad); es decir, la declaración señala las terminales o pines de entraday salida con que cuenta la entidad de diseño.

Debemos notar que como cualquier lenguaje de programación, VHDL sigue una sintaxis y una semántica dentro del código, mismas que hay que respetar. En esta entidad conviene hacer notar el uso de punto y coma (;) al finalizar una declaración y de dos puntos (:) al asignar nombres a las entradas y salidas.

Los identificadores son simplemente losnombres o etiquetas que se usan para referir variables, constantes, señales, procesos, etc. Pueden ser números, letras del alfabeto y guiones bajos ( _ ) que separen caracteres y no tienen una restricción en cuanto a su longitud.

Todos los identificadores deben seguir ciertas especificaciones o reglas para que se puedan compilar sin errores. VHDL cuenta con una lista de palabras reservadas que...