Dada

ELO211: Sistemas Digitales Tomás Arredondo Vidal 1er Semestre – 2008
Este material está basado en: textos y material de apoyo: Contemporary Logic Design 1st / 2nd edition. Gaetano Borriello and Randy Katz. Prentice Hall, 1994, 2005 material del curso ELO211 del Prof. Leopoldo Silva material en el sitio http://es.wikipedia.org
10: Memorias Sincrónicas

1

10-Memorias Sincrónicas
10.1Memorias sincrónicas 10.2 Metodologías de temporización (timing) 10.3 Ejemplos: registros de corrimiento y contadores simples 10.4 HDL

10: Memorias Sincrónicas

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Circuitos simples con feedback
Dos inversores forman una celda de memoria estática va a mantener valor mientras tenga energía
"1" "stored value" "0"

Como se introduce un nuevo valor en la celda? selectivamente romperrealimentación cargar nuevo valor en la celda
"remember" "data" "load" "stored value"
10: Memorias Sincrónicas 3

Memoria basada en compuertas conectadas
Usando compuertas NOR
similar a par de inversores, pueden forzar output Q a 0 (reset=1, set=0) o 1 (set=1, reset=0)
R R S Q S Q NOR x y z 0 0 1 0 1 0 1 0 0 1 1 0

Reset Set

Q' NAND x y z 0 0 1 0 1 1 1 0 1 1 1 0

Usando compuertas NANDsimilar a par de inversores, pueden forzar output Q a 0 (reset=0, set=1) o 1 (set=0, reset=1)
Q S' Q

S' R'

R'

Q'
10: Memorias Sincrónicas 4

Comportamiento temporal de latch R-S
R Q

S

Q'

Reset R S Q \Q

Hold

Set

Reset

Set

100

Race

10: Memorias Sincrónicas

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Comportamiento de estados de latch R-S
SR=10

Diagrama de estados estados: valores posiblesSR=00 SR=01

Q Q' 0 1 SR=01

SR=01 SR=10 SR=11 Q Q' 0 0

Q Q' 1 0

SR=00 SR=10

transiciones: cambios basados en inputs Difícil observar latch R-S en estado 1-1 R o S usualmente cambian antes condición de “carrera” o transicion “no deterministica”
oscilaciones posibles entre estados 00 y 11 SR=01 SR=11

SR=11 SR=00 SR=11 SR=10

SR=00

Q Q' 1 1

S 0 0 1 1

R 0 1 0 1

Qhold 0 1 unstable
6

10: Memorias Sincrónicas

Análisis de latch R-S
Tabla estados y K-mapa
R Q

Q(t)
S R Q(t+∆)

S S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 Q(t) 0 1 0 1 0 1 0 1

Q' Q(t+∆) 0 hold 1 0 reset 0 1 set 1 X no permitido X

S
0 0 0 X X 1 1

Q(t)

1

R ecuación característica Q(t+∆) = S + R’ Q(t)
10: Memorias Sincrónicas 7

S=R=1 no es permitido

Actividad: latch R-Susando NAND
R’ Q'

Q(t)
R’ S’

S’

Q

S 0 0 0 0 1 1 1 1

R 0 0 1 1 0 0 1 1

S’ 1 1 1 1 0 0 0 0

R’ 1 1 0 0 1 1 0 0

Q(t) 0 1 0 1 0 1 0 1

Q(t+∆) 0 1 0 0 1 1 X X

hold
0 0 0 X X

S
1 1

reset set not allowed

Q(t)

1

R ecuacion caracteristica Q(t+∆) = S + R’ Q(t)
10: Memorias Sincrónicas 8

Latch R-S con enable
Controlar cuando entradas R y S importan deotra forma cualquier ruido en R o S mientras enable es bajo puede causar cambio en valor almacenado
Set S' R' enable' Q Q' R' enable' S' Q' S R Q

100

Reset NOR x y z 0 0 1 0 1 0 1 0 0 1 1 0
10: Memorias Sincrónicas 9

Reloj (Clock)
Usado para mantener el tiempo hay que esperar tiempo suficiente para que los inputs (R' y S') estén estables entonces hay que esperar que los inputs cursenefectos en los valores almacenados Reloj es una señal periódica periodo (tiempo entre los ticks de reloj) ciclo de actividad (duty-cycle) (% del periodo en el cual el reloj esta alto vs bajo)
duty cycle (en este caso, 50%)

period
10: Memorias Sincrónicas 10

Reloj (cont)
Control del latch R-S con un reloj no se puede dejar que R y S cambien mientras el reloj esta activo (cuando clock’=0)solo se tiene la mitad del periodo de reloj (cuando clock’=1) para que las señales se propagan
R’ clock’ S’ Q’ S R

Q NOR x y z 0 0 1 0 1 0 1 0 0 1 1 0

stable changing stable changing stable R’ and S’ clock’ 10: Memorias Sincrónicas 11

Latches en cascada
Conectar output de un latch al input de otro Como se controla la propagación de los cambios entre los latches? debería moverse por un...