electronica

DISEÑO VHDL DE UN PROCESADOR DE OCHO BITS
E IMPLEMENTACIÓN EN UN CPLD
Alexander Pareja Giraldo, Mario Enrique Vera Lizcano
Grupo de Biolectrónica y Nanoelectrónica, EIEE, Universidad del Valle
A.A. 25360 Cali, Colombia
alexpgq@hotmail.com, mario@univalle.edu.co

ABSTRACT
This article presents the design, modeling and implementation of an 8 bits dedicate processor, which uses Von Neumannarchitecture. The design is realized using the characteristics of a RISC processor. In order to reduce the system
complexity a design methodology based on register transfer design concept is used, and the processor is modeled using
VHDL, which allow to achieve a high grade of abstraction and hierarchy. The VHDL coding presents a low-medium
abstraction level and the description is oriented forsynthesis in order to optimize the hardware resources of the CPLD.
The hardware architecture is synthesized by MAX+PLUS II on the CPLD EPF10K20RC240-4 circuit. In order to validate
this design a memory and an I/O device are interfaced to the processor, and a test program is load, which allow to
execute an algorithm, and the results are saved in the I/O device.

RESUMEN

Este articulopresenta el diseño, modelamiento e implementación de un procesador dedicado de ocho bits con
arquitectura tipo Von Neumann. El diseño se realiza utilizando una filosofía orientada a procesadores tipo RISC. Para
contrarrestar la complejidad del sistema se utiliza una metodología de diseño basada en RTD (Register Transfer Design)
y se modela el procesador con VHDL, los cuales permiten manejar un altogrado de abstracción y jerarquía en el diseño.
Los códigos planteados están en un nivel de abstracción medio-bajo y son descripciones orientados para síntesis en pro
de optimizar la utilización de los recursos hardware del CPLD. La arquitectura hardware es sintetizada con MAX+PLUS
II sobre el dispositivo de Altera EPF10K20RC240-4. Para validar el diseño se realizó la interconexión del procesadorcon una memoria y un puerto I/O, cargando un programa de prueba para ejecutar un algoritmo y capturando el
resultado final en el puerto.

DISEÑO VHDL DE UN PROCESADOR DE OCHO BITS
E IMPLEMENTACIÓN EN UN CPLD
Alexander Pareja Giraldo, Mario Enrique Vera Lizcano
Grupo de Biolectrónica y Nanoelectrónica, EIEE, Universidad del Valle
A.A. 25360 Cali, Colombia
alexpgq@hotmail.com,mario@univalle.edu.co

ABSTRACT
This article presents the design, modeling and
implementation of an 8 bits dedicate processor, which
uses Von Neumann architecture. The design is realized
using the characteristics of a RISC processor. In order to
reduce the system complexity a design methodology based
on register transfer design concept is used, and the
processor is modeled using VHDL, which allow toachieve a high grade of abstraction and hierarchy. The
VHDL coding presents a low-medium abstraction level
and the description is oriented for synthesis in order to
optimize the hardware resources of the CPLD. The
hardware architecture is synthesized by MAX+PLUS II
on the CPLD EPF10K20RC240-4 circuit. In order to
validate this design a memory and an I/O device are
interfaced to theprocessor, and a test program is load,
which allow to execute an algorithm, and the results are
saved in the I/O device.

Con referencia al conjunto de instrucciones (IS), la
arquitectura la define y la organización la implementa;
estos dos conceptos están íntimamente relacionados
estableciendo la arquitectura del conjunto de
instrucciones [ISA: Instruction Set Architecture], que se
refiere alos atributos que tienen un impacto directo en la
ejecución lógica de un programa (visibles al
programador), y la organización del conjunto de
instrucciones [ISO: Instruction Set Organization] que se
refiere a los atributos funcionales y sus interconexiones
(transparentes al programador), los cuales materializan
especificaciones arquitectónicas. [4][6]
Para contrarrestar la complejidad del...