Memorias Sincronicas

10: Memorias Sincrónicas

1

10-Memorias Sincrónicas
10.1 Memorias sincrónicas
10.2 Metodologías de temporización (timing)
10.3 Ejemplos: registros de corrimiento y
contadores simples
10.4 HDL

10: Memorias Sincrónicas

2

Circuitos simples con feedback
ˆ

Dos inversores forman una celda de memoria
estática
 va a mantener valor mientras tenga energía
"1"
"stored value""0"

ˆ

Como se introduce un nuevo valor en la celda?
 selectivamente romper realimentación
 cargar nuevo valor en la celda
"remember"

"data"

"load"

"stored value"
10: Memorias Sincrónicas

3

Memoria basada en compuertas conectadas
ˆ Usando compuertas NOR


similar a par de inversores, pueden forzar output Q a 0
(reset=1, set=0) o 1 (set=1, reset=0)

Reset

QS

Q'

Q

R
S

Set

R

ˆ Usando compuertas NAND


similar a par de inversores, pueden forzar output Q a 0
(reset=0, set=1) o 1 (set=0, reset=1)

S'
R'

Q

S'

R'

Q

NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0

NAND
x y z
0 0 1
0 1 1
1 0 1
1 1 0

Q'
10: Memorias Sincrónicas

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Comportamiento temporal de latch R-S

Reset

Hold

R

Q

S

Q'Set

Reset

Set

100

Race

R
S
Q
\Q
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Comportamiento de estados de latch R-S
SR=10

ˆ Diagrama de estados



estados: valores
posibles

SR=00
SR=01

SR=01

transiciones: cambios
basados en inputs



condición de “carrera” o
transicion “no
deterministica”
oscilaciones posibles entre
estados 00 y 11

SR=10

SR=11

enestado 1-1

R o S usualmente
cambian antes

Q Q'
1 0

SR=11

ˆ Difícil observar latch R-S


SR=01

Q Q'
0 1

SR=00
SR=10

SR=01

Q Q'
0 0

SR=11
SR=00
SR=11

SR=00

SR=10
Q Q'
1 1

S
0
0
1
1

R
0
1
0
1

Q
hold
0
1
unstable

10: Memorias Sincrónicas

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Análisis de latch R-S
ˆ

Tabla estados y K-mapa
R

Q

Q'

S
S
0
0
0
0
1
11
1

R
0
0
1
1
0
0
1
1

Q(t)
0
1
0
1
0
1
0
1

S=R=1 no es permitido

Q(t+∆)
0
hold
1
0 reset
0
1 set
1
X no permitido
X

Q(t)
Q(t+∆)

S
R

S

Q(t)

0

0

X

1

1

0

X

1

R
ecuación característica
Q(t+∆) = S + R’ Q(t)
10: Memorias Sincrónicas

7

Actividad: latch R-S usando NAND
R’

Q'

R
0
0
1
1
0
0
1
1

R’
S’Q

S’

S
0
0
0
0
1
1
1
1

Q(t)

S’
1
1
1
1
0
0
0
0

R’
1
1
0
0
1
1
0
0

Q(t)
0
1
0
1
0
1
0
1

Q(t+∆)
0
1
0
0
1
1
X
X

S

hold
reset
set
not allowed

Q(t)

0

0

X

1

1

0

X

1

R
ecuacion caracteristica
Q(t+∆) = S + R’ Q(t)
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Latch R-S con enable
ˆ Controlar cuando

entradasR y S importan


de otra forma
cualquier ruido en R o
S mientras enable es
bajo puede causar
cambio en valor
almacenado
Set

S'
R'
enable'
Q
Q'

R

R'

Q

enable'
Q'

S'

S

100

Reset
NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0
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Reloj (Clock)
ˆ Usado para mantener el tiempo



hay que esperar tiempo suficiente para que losinputs (R'
y S') estén estables
entonces hay que esperar que los inputs cursen efectos en
los valores almacenados

ˆ Reloj es una señal periódica



periodo (tiempo entre los ticks de reloj)
ciclo de actividad (duty-cycle) (% del periodo en el cual el
reloj esta alto vs bajo)
duty cycle (en este caso, 50%)

period
10: Memorias Sincrónicas

10

Reloj (cont)
ˆ Control del latchR-S con un reloj



no se puede dejar que R y S cambien mientras el reloj
esta activo (cuando clock’=0)
solo se tiene la mitad del periodo de reloj (cuando
clock’=1) para que las señales se propagan
R’

R

Q

clock’
S’

Q’
S

NOR
x y z
0 0 1
0 1 0
1 0 0
1 1 0

stable changing stable changing stable
R’ and S’
clock’
10: Memorias Sincrónicas

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Latches en...