8259

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Controlador Programable de Interrupciones i8259
(PIC 8259 ≡ programmable interrupt controller)

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Funciones Estructura externa (esquema de conexión) Estructura interna Secuencia de reconocimiento de una interrupción Conexión en cascada entre varios i8259 Programación del i8259 Modos de operación Ejemplo de programación del i8259

Arquitectura de Computadores (51)

PIC 8259≡ programmable interrupt controller

FUNCIONES
• Este controlador de interrupciones permite: – Que un ordenador pueda atender interrupciones de hasta 64 periféricos diferentes a través de una sola línea de interrupción especialmente pensado para procesadores i80x86. – Atender a todas las interrupciones de una manera flexible mediante un esquema de interrupciones multinivel.

Arquitectura deComputadores (52)

PIC 8259 ≡ programmable interrupt controller

ESTRUCTURA EXTERNA (esquema de conexión)
• IRQ0 – IRQ7: peticiones de interrupción de los periféricos, de mayor a menor prioridad. • INT: petición de interrupción al procesador gestionada por el i8259. • INTA (Interrupt Acknowledgement): reconocimento/aceptación de la interrupción por parte del procesador. • CS (chip select):para leer y escribir en los registros del PIC utilizada para programar PIC.

Arquitectura de Computadores (53)

PIC 8259 ≡ programmable interrupt controller

ESTRUCTURA EXTERNA (Descripción de Señales)
• CAS2 – CAS0: líneas para la conexión en cascada de varios i8259. Actúan como salida del PIC maestro y como entrada de los PIC esclavos. • EN: indica si el PIC actúa como maestro o comoesclavo cuando hay varios encadenados (en cascada). • RD, RW (read, write): permiten leer o escribir en los registros de control del i8259. • A0: única línea del bus direcciones usada para seleccionar los registros de control. • Bus de datos: intercambio de datos entre el PIC y el resto de componentes de un computador (memoria y procesador).

Arquitectura de Computadores (54)

PIC 8259 ≡programmable interrupt controller

ESTRUCTURA INTERNA

Arquitectura de Computadores (55)

ESTRUCTURA INTERNA Registros Internos
• Todos los registros del PIC son de ocho bits: – IRR (Interrupt Request Register): cada uno de los bits de este registro está asociado con una de las líneas de petición de interrupción. Estos bits almacenan las peticiones de interrupción pendientes. – ISR (In-ServiceRegister): cada uno de los bits se asocia con una línea de petición de interrupción. En este caso sólo se activa el bit que corresponde a la interrupción que se está procesando en un momento dado. – IMR (Interrupt Mask Register): registro de enmascaramiento de interrupciones.
Arquitectura de Computadores (56)

ESTRUCTURA INTERNA
– Lógica de gestión de prioridad: determina qué interrupción, de lassolicitadas en el IRR, debe ser atendida primero. – Buffer del bus de datos: conecta el 8259 con el bus de datos de la placa principal del ordenador. – Lógica de lectura y escritura: acepta los comandos que envía la CPU; transfiere el estado del 8259 hacia el bus de datos. – Buffer de cascada/comparador: almacena y compara las identificaciones de todos los 8259 del sistema.

Arquitectura deComputadores (57)

PIC 8259 ≡ programmable interrupt controller Secuencia de Reconocimiento de una Interrupción
1. 2. 3. 4. Una o más líneas IRQ son activadas por los periféricos conectados al PIC y esto activa los correspondientes bits del IRR. El 8259 evalúa la prioridad de estas interrupciones (mediante el codificador de prioridad) y solicita una interrupción a la CPU activando la línea INT.Cuando la CPU reconoce la interrupción envía la señal INTA. Entonces el PIC, recibida la señal INTA, activa el bit correspondiente a la interrupción de mayor prioridad (la que va a ser procesada) en el ISR y borra ese mismo bit en el IRR. En este ciclo, el 8259 aún no controla el bus de datos. Cuando la CPU envía un segundo ciclo INTA, el 8259 deposita en el bus de datos un valor de 8 bits que...
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