capitulo 2 y 3

IMPLEMENTACIÓN DEL CIRCUITO
Con el fin de no sobrecargar el diagrama, se omiten las entradas nCLR, nPR y CLK de los biestables JK. Además, se indican ciertos convenios de nomenclatura.
- Lassalidas negadas de los biestables se llaman nQ [3:0].
- Las salidas definitivas del circuito se llaman S [3:0].
- Las salidas de todas las puertas lógicas se denotan por o + , salvo que sea una de lassalidas definitivas S [3:0]. 
IMPLEMENTACIÓN EN VERILOG
Puede consultarse también en http://cfx.samus.nl/Computadores_1/fibonacci.v
El directorio también contiene el archivo compilado y un volcado deGTKWave, fibonacci y fibonacci.dmp respectivamente.


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| Computadores I - USAL|
| Sesión 10 - Ejercicio 1 |
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| Diseño de uncircuito que cuente la serie de Fibonacci hasta 13 en bucle. |
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| Por: Carlos Calvo Rodríguez|
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//Flipflop JK///////////////////////////////////////////////////////////////////module MJKFF(output reg Q, output wire nQ,
input wire J,input wire K,input wire CLK);

not(nQ,Q);

initial Q=0;

always @(posedge CLK)
begin
case ({J,K})
2'b10: Q=1;
2'b01:Q=0;
2'b11: Q=~Q;
endcase
end

endmodule

//Módulo contador///////////////////////////////////////////////////////////////

module MCounter (output wire [3:0] S, input wire CLK);//Cableado
wire [3:0] nQ; // Salidas negadas de biestables.
wire Q3; // Salida del biestable JK3 para lógica adicional.
wire oaQ3, ooQ3, oaJ2a, oaJ2b, ooJ2, oaJ1, oaK0, ooK0; //Salidas de...