Circuitos Integrados Manejadores De Datos

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UNSCH 2009-I

Sistemas Digitales y Arquitectura de Computadoras (IS-341)

Laboratorio N° 05:

“CIRCUITOS INTEGRADOS MANEJADORES DE DATOS”
Alumno(a): ...................................................
Código: ......................

Nota:
Lunes:

Miércoles:

Martes:

Semana: del 26 al 30 de octubre de 2009

Viernes:

1. OBJETIVOS
Ø Implementar y simular en el Proteus,aplicaciones de los circuitos manejadores
de datos: funciones lógicas y circuitos aritméticos.
Ø Simular en el Proteus la implementación de un procesador aritmético básico
utilizando selectores de datos.
Ø Adquirir destreza en el análisis y diseño de aplicaciones con circuitos
manejadores de datos.
2. MATERIALES Y SOFTWARE DE SIMULACIÓN REQUERIDOS:
3 Fuente de voltaje VDC = 5V, protoboard, cablesde conexión y pela-cables.
3 C.I. 74LS00, 74LS02, 74LS04, 74LS08, 74LS32, 74LS86, 74LS83, 74LS138,
74LS139, 74LS153, 74LS157, (74LS47 o 74LS48).
3 9 LED’s y 2 display’s de 7 segmentos con sus respectivos decodificadores.
3 Resistores de carbón de ½W: 9 de 220Ω y 14 de 470Ω.
3 Software: Proteus Isis v.7.5.
3. INFORMACIÓN TEÓRICA:
3.1 Información Técnica de C.I. 74LS139: Doble decodificador2x4
Vcc
16

Enable Entradas
2E’
2A
2B
15

14

13

Salidas activas bajas
2Y0 2Y1 2Y2
2Y3
12

11

10

9

7
1Y0
1Y1 1Y2 1Y3
Salidas activas bajas

8

74LS139
1

1E’
Enable

2

3

1A
1B
Entradas

4

5

6

GND

Las entradas son B:A (A es LSB), las salidas son Y3:Y2:Y1:Y0; las líneas de
habilitación son: 1E’ y 2E’ (habilitan con 0 a losdecodificadores).
3.2 Información Técnica de C.I. 74LS138: Decodificador 3x8

Ing° Nicolás E. Cortez Ledesma

www.unsch.edu.pe/~damf/Cortez/is341.htm

UNSCH 2009-I

Sistemas Digitales y Arquitectura de Computadoras (IS-341)

Vcc

Y0

Y1

16

15

14

Salidas activas bajas
Y2
Y3
Y4
Y5
13

12

Y6

11

10

9

6

7

8

74LS138
1

A

2

3

4

B
C
Entradas5

E2
E3
E1
Y7
GND
Habilitación
Salida MSB

Las entradas son C:B:A; las salidas son Y7:Y6:Y5:Y4:Y3:Y2:Y1:Y0; las líneas de
habilitación son: E3, E2 y E1 ( E2 y E3 habilitan con 0 y E1 habilita con 1)
3.3 Información Técnica de C.I. 74LS153: Doble multiplexor 4x1
Strobe Select Entradas de datos Mux-2

Vcc

2E

A

2X3

2X2

2X1

2X0

16

15

14

13

12

1110

Salida-2
2Y
9

74LS153
8
7
1E
B
1X3
1X2
1X1 1X0
1Y
GND
Strobe Select Entradas de datos Mux-1 Salida-1
1

2

3

4

5

6

Las entradas de datos son X3:X2:X1:X0; la salida es Y; las líneas de selección
comunes a ambos multiplexores estan representadas por B:A (A es LSB); 1E y
2E son líneas de habilitación.
3.4 Información Técnica de C.I. 74LS157: Cuádruplemultiplexor 2x1
Corresponde al alumno completar con los datos necesarios (previo al informe).

16

15

14

13

12

11

10

9

6

7

8

74LS157
1

2

3

4

5

__________________________________________________________
__________________________________________________________

Ing° Nicolás E. Cortez Ledesma

www.unsch.edu.pe/~damf/Cortez/is341.htm

UNSCH 2009-ISistemas Digitales y Arquitectura de Computadoras (IS-341)

4. INFORME PREVIO: Ejercicios
1) Diseñe un decodificador 3x8, utilizando sólo decodificadores 2x4.
2) Diseñe un multiplexor 8x1, utilizando sólo multiplexores 4x1 y/o 2x1.
3) Diseñe el circuito “Procesador Aritmético” cuyas especificaciones se detallan a
continuación:.
Ø El procesador aritmético permitirá la
posibilidad deseleccionar los operandos de
dos bits A y/o B (A = A1A0 y B = B1B0).
Ø El código de la operación (OP-CODE) estará
definido por las líneas de control K2:K1:K0,
los que definen el tipo de operación y los
operandos involucrados, según el detalle
especificado en la tabla adjunta.
Ø El resultado adecuado deberá mostrarse en
un display de 7 segmentos.
4) Diseñe los circuitos lógicos que...