Circuitos Integrados

APUNTES DE DISEÑO DE DISEÑO DE CIRCUITOS INTEGRADOS 1 ESCUELA SUPERIOR DE INFORMÁTICA UNIVERSIDAD COMPLUTENSE DE MADRID

Juan Lanchares Dávila

Índice

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Diseño de Circuitos Integrados I – Juan Lanchares

Índice

1. INTRODUCCIÓN
1.1. PERSPECTIVA HISTORICA 1.2. DEL DISEÑADOR DE CIRCUITOS INTEGRADOS 1.3. EL CICLO DE DISEÑO VLSI 1.3.1. FASES DEL CICLO DE DISEÑO 1.4. BREVE HISTORIADE LAS HERRAMIENTAS CAD 1.5. ESTUDIO LÓGICO DE LOS TRANSISTORES MOS 1.5.1. INTERRUPTOR NMOS 1.5.2. INTERRUPTOR PMOS 1.5.3. INTERRUPTOR CMOS 1.6. LOGICA CMOS 1.6.1. INVERSOR CMOS 1.6.2. PUERTAS NAND CMOS DE M ENTRADAS 1.6.3. PUERTA NOR CMOS DE M ENTRADAS 1.6.4. PRINCIPALES CARACTERISTICAS DE LA LÓGICA CMOS 1.6.5. LÓGICA DE MULTIPLEXORES 1.6.6. ELEMENTOS DE MEMORIA 1.6.6.1. Biestable D 1.6.6.2. Cargapor flanco 1.7. PRINCIPALES CARACTERÍSTICAS DE LA LÓGICA CMOS 1.8. TECNOLOGÍA CMOS VS OTRAS TECNOLOGÍAS

2. METODOLOGÍAS DE DISEÑO
2.1. SIMULACIÓN 2.1.1. SIMULACIÓN A NIVEL DE CIRCUITO 2.1.2. SIMULACIÓN DE TIMMING 2.1.3. SIMULACIÓN LÓGICA 2.2. VERIFICACIÓN 2.2.1. VERIFICACIÓN FUNCIONAL (O FORMAL) 2.3. SÍNTESIS DE DISEÑOS 2.3.1. SÍNTESIS DE ARQUITECTURA 2.3.2. SÍNTESIS RTL 2.3.3. SÍNTESISLÓGICA 2.3.4. SÍNTESIS DE CIRCUITOS 2.4. VALIDACIÓN Y TEST 2.4.1. TEST DE VALIDACIÓN 2.4.2. DISEÑO PARA TESTABILIDAD

3. ESTILOS DE DISEÑO
3.1. EL DISEÑO FULL-CUSTOM

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Índice 3.2. EL DISEÑO SEMICUSTOM 3.2.1. BIBLIOTECAS DE CELDAS ESTÁNDARES 3.2.1.1. Celdas compiladas 3.2.1.2. generadores de módulos 3.2.2. GATE ARRAYS 3.3. ELECCIÓN DELESTILO DE DISEÑO 3.4. ARQUITECTURAS FPGA 3.4.1. ¿QUÉ ES UNA FPGA? 3.4.2. TECNOLOGÍAS FPGA 3.4.2.1. FPGA´s basadas en SRAM 3.4.3. VENTAJAS E INCONVENIENTES

4. TEORÍA DEL TRANSISTOR MOS
4.1. TRANSISTOR MOS 4.2. TRANSISTOR NMOS DE ENRIQUECIMIENTO 4.2.1. DESCRIPCIÓN. 4.2.2. MODO DE OPERACIÓN 4.2.3. REGIONES DE TRABAJO DE UN TRANSISTOR
ENRIQUECIMIENTO

NMOS

DE

4.3. TRANSISTOR PMOS DEACUMULACION 4.4. TRANSISTORES DE EMPOBRECIMIENTO 4.5. COMPARACION ENTRE PMOS Y NMOS POTENCIAL UMBRAL 4.6.1. ECUACIONES DEL POTENCIAL UMBRAL 4.6.1.1. Potencial de capacitor MOS, VTMOS 4.6.1.2. Potencial de Flat-Band 4.7. EFECTO SUSTRATO [EFECTO BODY] 4.8. ECUACIONES BASICAS DE DISPOSITIVOS MOS 4.9. EFECTOS DE SEGUNDO ORDEN 4.9.1. VARIACIONES DEL POTENCIAL UMBRAL 4.9.2. CONDUCCIÓN SUBUMBRAL 4.9.3. SATURACIÓNDE LA VELOCIDAD DE LOS PORTADORES 4.9.4. DEGRADACIÓN DE LA MOVILIDAD 4.9.5. TUNEL FOWLER-NORHEIM 4.9.6. PERFORACION DE CANAL 4.9.7. ELECTRONES CALIENTES. IONIZACION DE IMPACTO

4.6.

5. LOS INVERSORES MOS
5.1. DEFINICIONES Y PROPIEDADES 5.1.1. RUIDO 5.1.2. MARGENES DE RUIDO 5.2. EL INVESOR CMOS DE CARGA DINÁMICA iv
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5.2.1.REGIONES DE TRABAJO DEL INVERSOR 5.2.2. INFLUENCIA DE LA RELACIÓN βN/βP
ENTRADA SALIDA

EN LA CARACTERÍSTICA DE

5.2.3. INVERSORES MOS DE CARGA ESTATICA 5.2.4. INVERSOR NMOS GENÉRICO 5.2.5. EL INVERSOR PSEUDONMOS 5.2.6. INVERSOR PSEUDONMOS DE CARGA SATURADA 5.2.7. INVERSOR CON CARGA NMOS DE ENRIQUECIMEINTO 5.2.8. INVERSOR CON CARGA PMOS DE ENRIQUECIMIENTO 5.2.9. INVERSOR DE CARGA NMOS DEEMPOBRECIMIENTO 5.2.10. INVERSOR DE CONEXIÓN A LOGICA TTL 5.3. LA PUERTA DE TRANSMISIÓN 5.3.1. TRANSISTOR DE PASO NMOS 5.3.2. TRANSISTOR DE PASO PMOS 5.4. EL INVERSOR TRIESTATE 5.5. 3.6 TECNOLOGÍA BICMOS 5.5.1. INVERSOR BICMOS

6. TECNOLOGIA DE PROCESOS CMOS
6.1. FABRICACION BASICA DE DISPOSITIVOS 6.1.1. OXIDACIÓN 6.1.2. EPITAXIS, DEPOSICIÓN, IMPLANTACIÓN IONICA Y DIFUSIÓN 6.1.3. FABRICACIÓN DEL AREAACTIVA 6.1.4. POLISILICIO 6.1.5. PASOS PARA UN PROCESO TIPICO DE FABRICACION DE UNA (TRANSISTOR MOS) 6.1.6. TRANSISTORES MOS PARASITOS 6.2. TECNOLOGIA CMOS BASICA 6.2.1. CMOS DE POZO N 6.2.1.1. Polarización de los substratos 6.2.2. CMOS DE POZO P 6.2.3. PROCESO TWIN TUB 6.2.4. SILICIO SOBRE AISLANTE (SOI). 6.3. MEJORAS EN LOS PROCESOS CMOS 6.3.1. MEJORA DE LA RUTABILIDAD 6.3.1.1. Mas de un nivel...