Lec2_Magnitudes UP
Páginas: 166 (41311 palabras)
Publicado: 26 de octubre de 2015
Cap´ıtulo
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3.1. Frecuencia de reloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.2. Tecnología de integración . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.2.1. Evolución y significado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
50
3.2.2. Efectosdirectos sobre otras variables . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
3.2.3. Efectos laterales entre las variables afectadas . . . . . . . . . . . . . . . . . . . . . . .
56
3.2.4. Cómo dar empleo a un ejército de transistores . . . . . . . . . . . . . . . . . . . . . . .
58
3.3. Paralelismo a nivel de instrucción . . . . . . . . . . . . . . . . . . . . . . . . . . . 583.3.1. Segmentación (pipelining) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
59
3.3.2. Superescalaridad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60
3.3.3. Combinación de segmentación y superescalaridad . . . . . . . . . . . . . . . . . . . .
62
3.3.4. Supersegmentación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . .
63
3.3.5. Dependencias: Las enemigas del paralelismo . . . . . . . . . . . . . . . . . . . . . . .
64
3.3.5.1.
Ejecución fuera de orden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
67
3.3.5.2.
Predicción de salto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
68
3.4. Memoria caché integrada . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . 69
3.4.1. Breve sinopsis histórica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
72
3.4.2. Jerarquía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
73
3.4.3. Optimizaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
3.4.3.1.
Buses desacoplados . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
3.4.3.2.
Caché no bloqueante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
3.4.3.3.
Caché segmentada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
78
3.4.3.4.
Caché con lectura anticipada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
793.4.3.5.
Caché víctima . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
79
3.4.3.6.
Caché de tercer nivel (L3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80
3.4.4. Proximidad al núcleo del procesador . . . . . . . . . . . . . . . . . . . . . . . . . . . .
81
3.4.5. Ubicación del controlador de caché . . . . . . . . . . . . . . . . . . .. . . . . . . . . .
85
3.4.6. Velocidad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
88
3.4.7. Análisis del rendimiento de caché en relación al procesador . . . . . . . . . . . . . . .
88
3.4.8. Análisis del coste asociado a una caché . . . . . . . . . . . . . . . . . . . . . . . . . . .
93
3.4.8.1.
Caché interna . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . .
93
3.4.8.2.
Caché integrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
94
3.5. Conjunto de instrucciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
3.5.1. CISC versus RISC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
95
3.5.2. Diseño RISC . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
97
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3.5.2.1.
Selección del conjunto de instrucciones . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.2.
Soporte software para una arquitectura RISC
. . . . . . . . . . . . . . . . . . . . . . . .
98
100
3.5.3. Diseños VLIW . . . . . ....
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3.1. Frecuencia de reloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.2. Tecnología de integración . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.2.1. Evolución y significado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
50
3.2.2. Efectosdirectos sobre otras variables . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
3.2.3. Efectos laterales entre las variables afectadas . . . . . . . . . . . . . . . . . . . . . . .
56
3.2.4. Cómo dar empleo a un ejército de transistores . . . . . . . . . . . . . . . . . . . . . . .
58
3.3. Paralelismo a nivel de instrucción . . . . . . . . . . . . . . . . . . . . . . . . . . . 583.3.1. Segmentación (pipelining) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.3.2. Superescalaridad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60
3.3.3. Combinación de segmentación y superescalaridad . . . . . . . . . . . . . . . . . . . .
62
3.3.4. Supersegmentación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . .
63
3.3.5. Dependencias: Las enemigas del paralelismo . . . . . . . . . . . . . . . . . . . . . . .
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3.3.5.1.
Ejecución fuera de orden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.3.5.2.
Predicción de salto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
68
3.4. Memoria caché integrada . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . 69
3.4.1. Breve sinopsis histórica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.4.2. Jerarquía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.4.3. Optimizaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.4.3.1.
Buses desacoplados . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
3.4.3.2.
Caché no bloqueante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
3.4.3.3.
Caché segmentada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
78
3.4.3.4.
Caché con lectura anticipada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
793.4.3.5.
Caché víctima . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.4.3.6.
Caché de tercer nivel (L3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80
3.4.4. Proximidad al núcleo del procesador . . . . . . . . . . . . . . . . . . . . . . . . . . . .
81
3.4.5. Ubicación del controlador de caché . . . . . . . . . . . . . . . . . . .. . . . . . . . . .
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3.4.6. Velocidad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
88
3.4.7. Análisis del rendimiento de caché en relación al procesador . . . . . . . . . . . . . . .
88
3.4.8. Análisis del coste asociado a una caché . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.4.8.1.
Caché interna . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . .
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3.4.8.2.
Caché integrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.5. Conjunto de instrucciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
3.5.1. CISC versus RISC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.5.2. Diseño RISC . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3.5.2.1.
Selección del conjunto de instrucciones . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.2.
Soporte software para una arquitectura RISC
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3.5.3. Diseños VLIW . . . . . ....
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