Maquinas secuelciales

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Instituto Tecnológico de Mexicali

Ing. Mecatrónica

Alumnos:

Armenta Corral Heliever

Orihuela Gutiérrez José Luis

Tirado Velázquez Victor

Materia:

Maquinas secuenciales

Grupo:20-22 F13

Reporte de práctica final

Profesor:

Enrique Gómez Rodríguez

Mexicali B.C., 4 de Junio de 2009

Práctica Final

Autómata con VHDL

Objetivo

Realizar un circuitosecuencias con una entrada y una salida el cual al introducir una secuencia de 5 dígitos la salida sea 1.

[pic]

X = Armen = 10010 => Z = 1

Diagrama de estados

[pic]Código

Name Secuencia ;
PartNo 00 ;
Date 01/06/2009 ;
Revision 01 ;
Designer Armenta, Orihuela, Tirado ;
Company ITM ;
Assembly None ;
Location ;
Device g16v8 ;

/**************** INPUT PINS *********************/
PIN 1 = clk ; /* */
PIN 2 = a ; /* */

/**************** OUTPUT PINS *********************/
PIN 15 = z ; /* */
PIN 14 = y;
PIN 13 = x;
PIN 12 = w;

field secuencia=[w,x, y, z];
$define s0 'b' 0000
$define s1 'b' 0010
$define s2 'b' 0100
$define s3 'b' 0110
$define s4 'b' 1000
$define s5 'b' 0001

sequenced secuencia {
present s0
if a next s1;
if !a nexts0;

present s1
if a next s1;
if !a next s2;

present s2
if a next s1;
if !a next s3;

present s3
if a next s4;
if !a next s0;

present s4
if a next s1;
if !a next s5;

present s5
ifa next s1;
if !a next s0;
}

VHDL

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Sin_Titulo is
Port (
inicio: instd_logic;
ck: in std_logic;
X1: in std_logic;
Z1: out std_logic
);
end Sin_Titulo;

architecture behavioral of Sin_Titulo is

type nombres_estados is (S0, S1, S2, S3, S4, S5);...
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