Sistema Digitales Secuenciales

Trabajo Colaborativo unidad 2

SISTEMA DIGITALES SECUENCIALES

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA – UNAD
PROGRAMA DE INGENIERIA ELECTRONICA
Cead Barranquilla,

INTRODUCCION

En el presente trabajo Revisaremos los conceptos de diseño de circuitos Mooree y Mealy y junto con la aplicación de flip flop diseñaremos un contador aleatorio con una configuración específica de aplicaciónen VHDL lo cual aprendimos en la segunda unidad del curso de sistemas secuenciales digitales.

DESCRIPCION DEL PROBLEMA

En la actividad se nos solicita, diseñar un circuito secuencial que permita desplegar en un display de siete segmentos la secuencia: Poseemos tres señales binarias de 0 y 1 respectivamente, la secuencia debe ser 0-1-3-5-7-2-4-6-0-1… (000 - 001 - 011 - 101- 111 - 010 - 100 - 110 – 000……)

DIAGRAMA DE BLOQUES

MARCO TEORICO

SOLUCIÓN DEL PROBLEMA MEDIANTE FLIP-FLOP

Los flip-flop pueden solucionar el problema planteado ya estos pueden funcionar como contadores. Puede decirse que los flip-flop son la parte esencial en la solución ya que a partir de ellos puede realizarse un diseño de lógica combinacional que le dé el toque definitivo a lo quese requiere.
Los flip-flop actúan como dispositivos contadores y también de almacenamiento, ya que estos deben tener en cuenta siempre el dato anterior para generar el siguiente en la secuencia.

Los flip-flop requeridos en la solución son del tipo JK.
FLIP-FLOP JK
El símbolo lógico para un flip-flop JK es el siguiente:

Símbolo lógico de un flip-flop JK
Este flip-flop se denominacomo "universal" ya que los demás tipos se pueden construir a partir de él. En el símbolo anterior hay tres entradas síncronas (J, K y CLK). Las entradas J y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las salidas.
A continuación veremos la tabla de la verdad del flip-flop JK:
Modo de operación ENTRADAS SALIDAS
CLK S R Q Q
Mantenimiento 0 0 Nocambia
Reset 0 1 0 1
Set 1 0 1 0
Conmutación 1 1 Estado opuesto
Observamos los modos de operación en la parte izquierda y la tabla de la verdad hacia la derecha. La línea 1 muestra la condición de "mantenimiento", o inhabilitación. La condición de "reset" del flip-flop se muestra en la línea 2 de la tabla de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, elflip-flop cambia a 0(Q=0).
La línea 3 muestra la condición de "set" del flip-flop JK. Cuando J=1 y K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La línea 4 muestra una condición muy difícil para el flip-flop JK que se denomina de conmutación.

TABLAS DE ESTADOS

ESTADO PRESENTE ESTADO SIGUIENTE
C B A C B A
0 0 0 0 0 1
0 0 1 0 1 1
0 1 1 1 0 1
1 0 1 1 1 1
1 1 1 0 1 0
0 10 1 0 0
1 0 0 1 1 0
1 1 0 0 0 0

JC KC JB KB JA KA
0 X 0 X 1 X
0 X 1 X X 0
1 X X 1 X 0
X 0 1 X X 0
X 1 X 0 X 1
1 X X 1 0 X
X 0 1 X 0 X
X 1 X 1 0 X

A partir de cada una de las entradas de los Flip Flop obtenemos los Mapas de Karnaugh en función del estado presente,

JA KA
A’ A A’ A
B’C’ 1 X B’C’ X 0
B’C 0 X B’C X 0
BC 0 X BC X 1
BC’ 0 x BC’ X 0
A’B’C’ ABCJB KC
A’ A A’ A
B’C’ 0 1 B’C’ X X
B’C X 1 B’C X 1
BC X 1 BC X 0
BC’ X X BC’ 1 1
AB’ BC’+AB’


JC KC
A’ A A’ A
B’C’ 0 0 B’C’ X X
B’C X X B’C 0 0
BC X X BC 1 1
BC’ 1 1 BC’ X X
BC’ BC

CIRCUITO SECUENCIAL SIMULADO EN PROTEUS

CIRCUITO TEMPORIZADOR
Temporizador con 555
Este Circuito Integrado (C.I.) es para los experimentadores yaficionados, un dispositivo barato con el cual pueden hacer muchos proyectos.
Está constituido por una combinación de comparadores lineales, flip-flops (biestables digitales), transistor de descarga y excitador de salida.
Las tensiones de referencia de los comparadores se establecen en 2/3 V para el primer comparador C1 y en 1/3 V para el segundo comparador C2, por medio del divisor de tensión...