DIgitales

Seminario de Dispositivos Semiconductores
www.fi.uba.ar/materias/6648DS
2do Cuatrimestre de 2008

Tecnología CMOS – Compuertas lógicas
Autor: Sebastián Horacio Carbonetto
Revisión: Ariel Lutenberg

Introducción: El transistor MOS como llave.
Se puede pensar que el transistor MOS tiene dos estados de funcionamiento.
1. Cuando ∣V GS∣∣V t∣ existe formación de canal, entonces el transistorconduce y se comporta
prácticamente como un cortocircuito.
2. Cuando ∣V GS∣∣V t∣ no existe formación de canal, entonces el transistor esta en corte, y se comporta
como un circuito abierto.
A simple vista puede observarse que este es exactamente el comportamiento de una llave. Dependiendo de las
condiciones, se comporta como cortocircuito o como circuito abierto. En el caso de lostransistores MOS, se
comportan como llaves controladas por tensión, donde el terminal de control
corresponde al Gate.
Como el presente apunte está apuntado al diseño de compuertas lógicas en
tecnología CMOS, las tensiones de control serán aquellas que representen a los
valores lógicos 1 y 0.

1 V dd
0 GND
Es importante notar que a diferencia de los circuitos analógicos, donde la carga serepresenta con una resistencia, en los circuitos digitales las cargas son
representadas por capacitores. Más aún, en circuitos MOS, la capacidad de carga
engloba todas las capacidades parásitas del nodo de salida. Éstas son:
•

Capacidades de entrada de etapas lógicas posteriores

•

Fig. 1: NMOS. Llave abierta

Capacidades parásitas del terminal de salida de la etapa actual

También esimportante recordar que los únicos terminales “fijos” de los cuatro que
componen un transistor MOS son el Gate y el Bulk. El Source y Drain se definen
respecto de cuál de los dos terminales restantes se encuentra a mayor o menor
potencial. En transistores NMOS, el que se encuentra a menor potencial es el
Source. Contrariamente, en PMOS, el Source es el que se encuentra a mayor
potencial.

Fig.2: NMOS. Llave abierta

Estudiaremos el comportamiento de los transistores MOS utilizados como llaves
comenzando con el análisis de los transistores NMOS.
Supongamos que el capacitor de carga se encuentra “lleno”, es decir, a una
tensión Vdd, y el terminal de control, el Gate, conectado a masa. Al imponer un 0 a
la entrada, este nodo se convierte en Source por estar a menor potencial, y lasalida automáticamente pasa a ser Drain. En consecuencia, la tensión VGS es nula
y entonces el transistor no conduce. El capacitor no puede descargarse, entonces
se dice que la llave está abierta (Fig. 1).

Fig. 3: NMOS. Descaga

Al imponer un 1 a la entrada, Vdd, la tensión VGS es mayor a Vt, pero al mismo tiempo, la tensión VDS es nula y,
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en consecuencia, el transistor tampoco conduce, llegando a la misma conclusión
que el caso anterior.
Suponiendo ahora que el capacitor se encuentra descargado y sin modificar la
tensión de Gate, se tiene que el nodo de salida, al estar a 0V, siempre estará
conectado al potencial más bajo, por loque se comporta como Source. Entonces
el transistor nuevamente se comporta como circuito abierto, al ser V GS nula, y el
capacitor nunca puede cargarse (Fig. 2).
Ahora se conecta el Gate a Vdd y se analiza para ambos casos del capacitor,
cargado a Vdd y descargado. Cuando el capacitor esta cargado a Vdd y se impone
un 0 a la entrada, el nodo de entrada toma el rol de Source y el de salida deDrain.
V GS =V dd , el transistor esta “prendido” y permite la
Entonces se tiene
circulación de corriente que descarga el capacitor de carga hasta alcanzar los 0V
(Fig. 3). Nada impide que el capacitor se descague por completo, por lo que se
dice que la llave NMOS impone un 0 fuerte.
Ahora con el capacitor descargado, supongamos que queremos cargarlo
imponiendo un 1, Vdd, a la entrada. En...