Diseño Estructural Vhdl

Diseño estructural VHDL

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S E D

istemas lectrónicos igitales

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Diseño estructural
n  El

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diseño estructural se utilizapara realizar la conexión entre bloques independientes.

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Paquetes y componentes
n  Es

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conveniente crear un paquete, en el cual sepueden definir las constantes, por ejemplo

library IEEE; use IEEE.STD_LOGIC_1164.all; package compo is constant palabra constant n_reg constant k end compo; :integer:=8; :integer:=8; :integer:=3;--palabra, es decir, nº de bits de los registros -- número de registros --numero de bits para la selección

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Paquetes y componentes
library IEEE; useIEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity BR is generic (palabra :integer:=8; n_reg :integer:=8; k :integer:=3 ); port (clk : in std_logic; WR : in std_logic;RDA : in std_logic; RDB : in std_logic; entrada : in std_logic_vector(palabra-1 downto 0); WA : in std_logic_vector(k-1 downto 0); RA : in std_logic_vector(k-1 downto 0); RB : in std_logic_vector(k-1downto 0); SalA : out std_logic_vector(palabra-1 downto 0); SalB : out std_logic_vector(palabra-1 downto 0) ); end BR; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; useIEEE.STD_LOGIC_UNSIGNED.ALL; use work.compo.all;

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entity BR is port (clk : in std_logic; WR : in std_logic; RDA : in std_logic; RDB : in std_logic; entrada : instd_logic_vector(palabra-1 downto 0); WA : in std_logic_vector(k-1 downto 0); RA : in std_logic_vector(k-1 downto 0); RB : in std_logic_vector(k-1 downto 0); SalA : out std_logic_vector(palabra-1 downto 0); SalB : outstd_logic_vector(palabra-1 downto 0) ); end BR;

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Paquetes y componentes
n 

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Si queremos unir los dos bloques, cada bloque lo definimos...