logica secuencial

Lógica
Secuencial
Circuitos Digitales,
2º de Ingeniero de
Telecomunicación
ETSIT — ULPGC

Componentes secuenciales
Contienen elementos de memoria
Los valores de sus salidas dependen de
los valores en sus entradas y de los
valores almacenados en los elementos
de memoria
Los valores almacenados en los
elementos de memoria definen el estado
del circuito secuencial
Ejemplo:contestador telefónico que
responde tras cuatro timbres de llamada

Componentes secuenciales
Los componentes secuenciales se dividen
en:


Asíncronos
 Su salida y su estado se puede alterar en cuanto

cambien los valores de sus entradas



Síncronos
 Su salida y su estado se alteran, si acaso, sólo

en determinados instantes definidos a partir de
una señal de reloj

Señal dereloj

Período de reloj


Tiempo entre transiciones sucesivas en la
misma dirección

Frecuencia de reloj


Inversa del período de reloj

Señal de reloj

Ancho del pulso


Intervalo de tiempo en el que la señal de
reloj vale 1

Rendimiento de ciclo


Relación entre el ancho del pulso (lo que
está la señal a 1) y el período

Señal de reloj
Circuito activo a nivel alto

Si reacciona ante la señal de reloj a valor 1

Circuito activo a nivel bajo


Si reacciona ante la señal de reloj a valor 0

Circuito activo por flanco de subida


Si reacciona ante la transición de la señal de
reloj de 0 a 1

Circuito activo por flanco de bajada


Si reacciona ante la transición de la señal de
reloj de 1 a 0

Báscula (o latch) RS
−implementación conNOR−
Dos estados del latch :
Estado de set (con Q = 1)
Estado de reset (con Q = 0)

Esquemático

Báscula (o latch) RS
−implementación con NOR−
Tabla de verdad
Esquemático

Báscula (o latch) RS
−implementación con NOR−

Cronograma (diagrama de tiempo)

Báscula (o latch) RS
−implementación con NAND−
Tabla de verdad
Esquemático

Báscula (o latch) RS
−implementación con NAND−Cronograma (diagrama de tiempo)

Latch RS sincronizado

Símbolo

Esquemático

Latch RS sincronizado

Latch RS sincronizado

Cronograma

Latch D sincronizado

Símbolo

Esquemático

Latch D sincronizado

Latch D sincronizado

Cronograma

Flip-fliops
Los latches son sensibles al nivel


Responden a los cambios en la entrada
durante el pulso del reloj

Losflip-flops responden a los cambios
en la entrada sólo en los cambios de la
señal de reloj


Es más seguro trabajar con éstos, aunque
son más caros

Los hay de dos tipos: maestro-esclavo y
disparados por flanco

Desplazamiento erróneo con
latches tipo D
Con latches sensibles al nivel, se puede
producir funcionamiento erróneo

Esquemático

Desplazamiento erróneo con
latches tipo DFlip-flop maestro-esclavo
En un flip-flop maestro-esclavo la entrada D se
muestrea y se almacena su valor en en flanco de
subida de la señal Clk

Esquemático

Flip-flop
maestro-esclavo

Desplazamiento con flip-flops
maestro-esclavo

Desplazamiento
con flip-flops
maestro-esclavo

Flip-flops disparados por flanco

Esquemático

Flip-flops disparados por flanco

Tiposde flip-flops

Tipos de flip-flops

Diagramas de estados de los
flip-flops

Diagramas de estados de los
flip-flops

Latch con entradas asíncronas

Símbolo
Esquemático

Flip-flop con entradas
asíncronas

Símbolo

Esquemático

Símbolos gráficos de flip-flops
con entradas asíncronas

Análisis de lógica secuencial
Se comienza identificando qué hay en las
entradas delos flip-flops:


Se suelen expresar de forma algebraica, y
se llaman las ecuaciones de excitación

Conocido el tipo de flip-flop y conocidas
las funciones que definen el valor de sus
entradas...


Se pueden escribir las ecuaciones de estado
siguiente y salidas.

Análisis de lógica secuencial
Con las ecuaciones de estado siguiente y
salidas se puede conocer cuál es el...