Modelsim

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  • Publicado : 28 de marzo de 2011
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SIMULACIÓN DE DESCRIPCIONES VHDL EN MODELSIM
LABORATORIO DE CIRCUITOS DIGITALES II

OBJETIVOS
• Familiarizar al estudiante de la asignatura de circuitos Digitales II, con el manejo básico de laherramienta ModelSim • Mostrar el ciclo de diseño con ModelSim para depurar diseños digitales en HDLs (VHDL y/o Verilog)

PASOS
• • • • • • • Crear un proyecto Adicionar o crear nuevas fuentesVerificación de sintaxis Definición de simulación Interacción con el simulador Variación de señales en el tiempo Resultado del sistema en el tiempo

1. Crear un proyecto
Seleccione nombre paraproyecto un su

Ubique la ruta donde será salvado el proyecto Seleccionelo o por defecto trabaje sus proyectos con esta opción activada

Utilice la ruta (File/New/Project)

2. Adición de archivosOpciones frecuentement e utilizadas

Adicione archivos utilizando el ícono Add existing file, búsquelos, selecciónelos y ábralos

… el resultado, las descripciones cargadas en el workspace, en laventana del proyecto

3. Verificación de sintaxis

En Transcript la herramienta provee resultados de la operación

Seleccione los archivos, presionar el botón secundario del mouse y elija:Compile/compile selected

Workspace: área donde aparecen los archivos de su proyecto y la jerarquía de ellos

Área de propósito gral: puede visualizar sus descripciones y/o posteriormente ventanascomo wave, signals,…

Transrcipt o área de trabajo: lugar donde son presentados resultados de procesos

4. Simulación
Escoja la entidad de la caja negra general o de mayor jerarquía

SeleccioneSimulate/start simulation/ y en la ventana que se despliega seleccione la carpeta work

5. Interacción con el simulador y visualización de resultados
• Ventana dataflow: visualiza de modo gráficola conectividad entre los elementos (procesos, sentencias de asignación concurrente, etc.) del modelo HDL. • Ventana list: muestra en modo texto, los valores de las señales y variables . • Ventana...
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