Multiplicadores Logicos

UPIITA-IPN Circuitos lógicos
Laboratorio de circuitos lógicos
Reporte 3. Multiplicador Aritmético de 2x2. Equipo #1
MxC
MxC
Canuto Rodríguez Guadalupe Mexican Corp.
Garrido Castañeda Sergio Isahí
Hernández Hernández Carlos Omar

Resumen.
En esta práctica seremos capaces de implementar un multiplicadoraritmético de 2x2 bits, del cual podremos visualizar el resultado en un display de 7 segmentos ayudándonos de un FPGA y de nuestros recientes conocimientos en el lenguaje de programación VHDL, para ver su funcionamiento en la vida real, así como también analizar los posibles errores que se puedan suscitar. Y finalmente poder identificar las aplicaciones que se le puede dar a estos circuitos.
Abstract.In this practice, we will be able to implement a 2x2 bit arithmetic multiplier, which can display the result in a 7-segment display of a FPGA and helping our recent knowledge in VHDL programming language, to see how it works in real life and also analyze the possible errors that may arise. And finally to identify the applications that can be given to these circuits.
Introducción
Después de haberanalizado diferentes circuitos aritméticos en el salón de clases, y de además haber analizado el funcionamiento de un codificador BCD a 7 segmentos en conjunto con el sumador restador, y haberlos implementado en practicas pasadas con la ayuda de las FPGA y la programación en VHDL, comenzamos el análisis de un multiplicador aritmético de 2x2 bits del cual

pudiéramos visualizar el resultado enun display.
Para esta práctica se hará uso para la visualización de los resultados, del display de 7 segmentos de ánodo común que esta integrado en la placa nexys 2 y 3 (que fueron las dos placas que se utilizaron en el desarrollo de la práctica). Para conocer cual será a la salida, podernos ver que la multiplicación aritmética de 2x2 bits se realiza de la siguiente manera:

Figura 1.Multiplicación 2 bits

Haciendo la comparación entre este multiplicador en binario y el decimal, pudimos ver que los resultados son exactamente los mismos, cosa que ya era de esperarse.
Una vez vista la metodología de la multiplicación de 2x2 bits, se procedió a realizar nuestra tabla, para una mejor visualización y diseño del programa que utilizaremos para la implementación del multiplicador de 2x2bits.

A1 | A0 | B1 | B0 | M0 | M1 | M2 | M3 |
0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 1 | 0 | 1 | 1 | 0 | 0 | 0 |
0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 |
0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 |
1 | 0 | 1 |0 | 0 | 0 | 1 | 0 |
1 | 0 | 1 | 1 | 0 | 1 | 1 | 0 |
1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
1 | 1 | 0 | 1 | 1 | 1 | 0 | 0 |
1 | 1 | 1 | 0 | 0 | 1 | 1 | 0 |
1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |
Tabla 1. Tabla de verdad multiplicador.
Desarrollo
1) Aquí va la parte 1
2) A partir del programa ISE, se simularon las salidas del multiplicador aritmético de 2x2 bits, que son las entradas aldecodificador así como las salidas de este mismo, que son las entradas al display.

Figura 2. Simulación Multiplicador
También se generó el diagrama esquemático de multiplicador de 2x2 bits.
Para observar con mayor detalle y obtener un mejor entendimiento tanto de la simulación de las salidas del multiplicador de 2x2 bits y del diagrama esquemático, ambos están En el apéndice B con una resoluciónmayor, para un mejor entendimiento.

Figura 3. Diagrama esquemático.
3) En el apéndice A se muestra el código del multiplicador aritmético de 2x2 bits en VHDL con la salida al display y declarando las entradas, que serán switch de la FPGA.
Para el desarrollo del programa también se tomó en cuenta un codificador de prioridad, que le da prioridad al bit más grande en magnitud.
Una vez que se...