Primera practica evaluable de sistemas digitales

ACTIVIDAD EVALUABLE A-E.1.3.

En el siguiente documento, se presenta un circuito que consta de dos bloques funcionales claramente diferenciados. El primero de ellos (bloque A), consta de un codificador con prioridad en el que tenemos tres señales a la entrada P2, P1, P0, en el cual sólo es prioritaria una salida, activando según la salida que esté activa en ese momento, una ALU (Aritmetic LogicUnit) en el segundo bloque (bloque B), la cual realiza las siguientes operaciones:  Si está activa la salida P2, la operación a realizar será A plus B.  Si está activa P1, la operación a realizar será NOT (AB).  Si está activa P1, la operación a realizar será (A + NOT (B)) plus 1. En la figura 1, se muestra el circuito completo con los dos bits de mayor peso de cada palabra a calcular a nivelbajo, con el que realizarán las tablas de la verdad y la explicación teórica del circuito, En adelante, me referiré a este circuito como circuito de prueba. También se muestra en la figura 2, el cronograma general de salida correspondiente al mismo y el cual se descompondrá en las diferentes “partes” para la correspondiente explicación teórica. A su vez, en la figura 3, se muestra el circuitocompleto con todas sus señales activas y su cronograma general correspondiente en la figura 4, a partir de ahora me referiré a este circuito como circuito completo. Aclaración importante: en todos los esquemas circuitales, se han utilizado pares de puertas lógicas de dos entradas para simular las de tres entradas, la causa de esto es que el PSPICE en su versión demo no permite insertar puertas de másde dos entradas. Otro factor a tener en cuenta es que para todas las explicaciones, se ha supuesto lógica positiva.

 
Figura 1.‐ esquema general del circuito con los bits de mayor peso en nivel bajo (circuito de prueba).

 

 
Figura 2.‐ cronograma general de salida del circuito de prueba de la figura 1. 

 

 Figura 3 circuito completo con todas sus señales activas (circuito completo en adelante). 

 
Figura 4 cronograma general de salida del circuito completo de la figura 3. 

 

Señales y componentes utilizados en los circuitos.

Se han utilizado en los circuitos puertas lógicas de uso general y una ALU 74181. Las señales de entrada, constan de relojes de pulsos digitales ajustados de la siguiente manera: Para el circuito con el que comprobaremos las tablas de la verdad,se han utilizado siete relojes A0, A1, B0, B1, P2, P1, P0, las señales A2, A3, B2, B3, se han dejado a nivel bajo para facilitar la consecución de dichas tablas. Para los relojes de pulsos se han ajustado los siguientes tiempos:  A0: 0.5us, A1: 1us, B0: 2us, B1: 4us.  P2: 16us, P1: 32us, P0: 64us. Para añadir todas las señales después de comprobado el correcto funcionamiento, se han utilizadolos siguientes tiempos en los relojes de pulsos:  A0: 0.5us, A1: 1us, A2: 2us, A3: 4us, B0: 8us, B1: 16us, B2: 32us, B3: 64us.  P2: 128us, P1: 256us, P0: 512us.           

Bloque A.

El bloque A de este circuito, es un codificador con prioridad que responde a la siguiente tabla de la verdad: Y1    Y0  1       1  1       0  0       1  0       0    Como se puede ver, la entrada P2, sólo estaráactiva cuando las dos salidas Y0 e Y1 estén a nivel lógico alto independientemente del estado de P1 y P0, P1 estará en nivel alto, cuando Y1 esté en 1 e Y0 en nivel bajo P0 se activará, cuando Y1 ase a nivel lógico bajo e Y0 esté en nivel lógico alto. La salida R, indica que todas las entradas del codificador están a nivel bajo, su función es poner las salidas de la ALU en reposo (a nivel lógicobajo) cuando esto ocurre, observando la tabla de la verdad vemos que esta salía debe ser cero cuando todas las entradas son cero y uno en los demás casos. Observando esta tabla de la verdad, es pueden deducir las funciones de salida Y1, Y0 y R; las cuales son:  Y1=P2+P1.  Y0=P2+NOT (P1).P0.  R=P2+P1+P0. Y que nos darán el circuito correspondiente como se puede ver en la siguiente...