Programables2

INVESTIGACIONES
SISTEMAS PROGRAMABLES
Ingeniería en Electrónica y Telecomunicaciones
Jhon Alexander Mosquera Zúñiga
Código 2065541
Alexander_743@hotmail.com


Abstract: En este trabajo se busca que podamos conocer las diferentes características de un HVDL, como implementar una entidad, el algoritmo y el RTL, cuáles son sus diferencias y la importancia que tiene en el área de la electrónica. Todoa través de la investigación

1. Que es una constante?: Es un objeto de datos cuyos valores no se pueden cambiar, el propósito de una constante es mejorar la legibilidad del código mediante el nombre de la constante en lugar de un valor o un número.

Que es una variable?: Un objeto de tipo variable, no necesariamente representa un cable en un circuito. A veces sirven para almacenar losresultados de los cálculos y para las variables de índice en los ciclos.

Que es una señal: Los objetos de datos señal, representan las señales lógicas, o cables, en un circuito. Hay tres lugares donde es posible declarar las señales en el código de VHDL: en una declaración de entidad, en la sección declarativa de una arquitectura y en la sección declarativa de un paquete. Una señal debe declararsecon un tipo asociado.

Cuál es la diferencia entre ellas?
La diferencia de entre ellas es que una constante no representa un cable en un circuito, la variable no necesariamente representa un cable en un circuito y la señal sí.

Cuál es el lugar dentro del código donde son definidas?

CONSTANT Zero:
STD_LOGIC_VECTOR (3 DOWNTO 0):= “0000”;
Por tanto la palabra Zero puede usarse en el código paraindicar el valor constante “0000”.

LIBRARY ieee;
USE ieee.std logic 1164.all;
ENTITY numbits IS
PORT (X: IN STD LOGIC VECTOR (1 TO 3);
Count: BUFFER INTEGER RANGE 0 TO 3);
END numbits;
ARCHITECTURE Behavior OF numbits IS
BEGIN
PROCESS (X) - - cuenta el número de bits en X con el valor 1
BEGIN
Count <_ 0; - - el 0 sin comillas es un número decimal
FOR i IN 1 TO 3 LOOP
IF X (i) _ ’1’ THEN
Count <_Count _ 1;
END IF;
END LOOP;
END PROCESS;
END Behavior;

SIGNAL signal_name: type_name;
La variable type_nombre de la señal determina los valores legales que la señal puede asumir y sus usos lícitos en el código de VHDL.


2. Que es la descripción algorítmica o (comportamental) en VDHL y cuáles son sus estructuras?

La sintaxis del VDHL no es sensible a mayúsculas o minúsculas; por lo que se puedeescribir como se prefiera. En primer lugar, sea el tipo de descripción que sea, hay que definir el símbolo o entidad del circuito. En efecto, lo primero es definir las entradas y salidas del circuito, es decir, la caja negra que lo define.
Se llama entidad porque la sintaxis en VDHL esta parte se declara con la palabra clave ENTITY, esta definición de entidad, suele ser la primera parte en todadescripción en VDHL.
Los comentarios empiezan con dos guiones

ENTITY mus IS
PORT (a: IN bit; b: IN bit; selec: IN bit; salida: OUT bit);
END mux;
En esta porción del lenguaje indica que la entidad mux tiene tres entradas de tipo bit y una salida también tipo bit. El tipo bit simplemente indica una línea que puede tomar los valores ´0´ o ´1´. La entidad de un circuito es única. Sin embargo, semostró que en un símbolo, en este caso de entidad, podía tener varias vistas, que en el caso de VDHL se llaman arquitecturas. Cada bloque de arquitectura. Que es donde se describe el circuito, puede ser una representación diferente del mismo circuito.

ARCHITECTURE estructura OF mux IS
SIGNAL ax, bx, nose1: bit;
BEGIN
U0: ENTITY inv PORT MAP (eselec, y=nose1);
U1: ENTITY and2 PORT MAP (e1=a, e2=nose1,y=ax);
U2: ENTITY and2 PORT MAP (b, selec, bx);
U3: ENTITY or2 PORT MAP (e1=ax, e2=bx, y=salida);
END estructura;

3.
ENTITY and1 IS

PORT (a, b, c, d: in bit;
Z: out bit);
END and1;

Algoritmo
ARCHITECTURE arq_and OF and1 IS
BEGIN
PROCESS (a, b, c, d);
BEGIN
PROCESS
IF(a=1 and b=1 and c=1 and d=1) THEN
Z1;
ELSE
Z0;
END IF;
END PROCESS;
END ARCHITECTURE;

RTL
ARCHITECTURE arq_and OF and1 IS...