Relog en fpga
Páginas: 16 (3841 palabras)
Publicado: 15 de octubre de 2010
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APLICACIONES PRÁCTICAS DE CONTADORES Y DIVISORES DE FRECUENCIA
Estefanía Figueroa Buitrago 200743238, Julián Grisales Pachón 200745635 and Pablo Hernández Cadena 20078963
Universidad del valle, abril de 2010
Abstract— Se pretende emplear los conocimientos y bases adquiridos en la clase magistral para introducir nuestro aprendizaje a los circuitos secuenciales de diversasaplicaciones, como lo es el caso del reloj digital con alarma programable. La implementación de estos circuitos se lleva a cabo mediante el software de diseño Quartus II y el dispositivo FPGA, el cual brinda rapidez, sencillez y bajos costos.
Palabras Clave —Alarma, Contador, Divisor de frecuencia, Reloj, Software de diseño Quartus 9.0.
INTRODUCCION
En el siguiente informe se presenta elanálisis de un circuito secuencial basado en contadores y divisores de frecuencia. El circuito consiste en un reloj digital que muestra las horas, los minutos y los segundos. Dicho reloj cuenta con una alarma programable que al activarse enciende un Led en la FPGA y puede ser apagada manualmente o después de pasado un minuto. En este documento se hace un recorrido por el diseño y los resultados obtenidosen las simulaciones, posteriormente se profundiza en algunas características de los componentes del circuito y se presenta una investigación sobre los diferentes tipos de contadores. Por último, conclusiones, observaciones y sugerencias son mostradas.
Resultados y análisis
Para una sencilla apreciación del funcionamiento del circuito se dividirá en secciones de acuerdo a la función quecumplan. Se iniciará con una explicación breve de las distintas etapas de funcionamiento del reloj y posteriormente se explicará a detalle cada una. Finalmente se expondrá el diseño de la alarma que se implementó.
Para el diseño de un reloj se debe tener una lógica capaz de contar segundos, minutos y horas. Se sabe que esa función la realiza un contador binario secuencial, y dependiendo de lo quese quiera contar se dispone de un modulo, si son minutos o segundos se contaran desde 0 a 59, si se trata de las horas se contará de 0 a 23. Sin embargo existe el problema de definir cada cuanto aumenta en una cifra cada contador, para eso es necesario definir una señal de reloj en la entrada la cual aumente un bit cada segundo para el caso del segundero, un bit cada minuto para el caso delminutero y viceversa. Finalmente se requiere que las señales de salida sean mostradas de una forma cómoda para el usuario, para ello es necesario un decodificador capaz de interpretar la señal y mostrarla de forma que sea fácilmente observada.
1 Obtención de la Señal de Reloj.
Se requiere una señal de 60Hz para que funcione el circuito, la manera de obtener esta señal es utilizando el cristalgenerador de la FPGA, el cual tiene una salida de 50 MHz. Se implementará un contador en su función como divisor de frecuencia.
Un contador binario divide la frecuencia en la mitad por cada etapa de flip-flop, es decir, el periodo del dato de salida de un flip-flop va a ser el doble del periodo de salida del anterior, esto se puede observar con más claridad en la figura 1 [1].
[pic]
Fig. 1.Simulación que explica el funcionamiento de un Contador ascendente asíncrono (Qi son las salidas de los Flip-Flops).
Teniendo esto en cuenta se puede diseñar un contador que permita una salida de aproximadamente 60 Hz en una de sus salidas teniendo como entrada un reloj con frecuencia de 50 MHz. Con un cálculo simple se puede definir como diseñar el contador que se requiere, se sabe que cadasalida va a dividir en dos la frecuencia, lo que se necesita saber es cuantas veces debe ser dividida la frecuencia para que se obtengan los 60 Hz esperados, haciendo el cociente de la frecuencia de entrada y la frecuencia de salida esperada se conoce este valor, ahora simplemente se diseña un contador con un modulo equivalente al cociente obtenido, para asegurar que la salida del último Flip-Flop...
APLICACIONES PRÁCTICAS DE CONTADORES Y DIVISORES DE FRECUENCIA
Estefanía Figueroa Buitrago 200743238, Julián Grisales Pachón 200745635 and Pablo Hernández Cadena 20078963
Universidad del valle, abril de 2010
Abstract— Se pretende emplear los conocimientos y bases adquiridos en la clase magistral para introducir nuestro aprendizaje a los circuitos secuenciales de diversasaplicaciones, como lo es el caso del reloj digital con alarma programable. La implementación de estos circuitos se lleva a cabo mediante el software de diseño Quartus II y el dispositivo FPGA, el cual brinda rapidez, sencillez y bajos costos.
Palabras Clave —Alarma, Contador, Divisor de frecuencia, Reloj, Software de diseño Quartus 9.0.
INTRODUCCION
En el siguiente informe se presenta elanálisis de un circuito secuencial basado en contadores y divisores de frecuencia. El circuito consiste en un reloj digital que muestra las horas, los minutos y los segundos. Dicho reloj cuenta con una alarma programable que al activarse enciende un Led en la FPGA y puede ser apagada manualmente o después de pasado un minuto. En este documento se hace un recorrido por el diseño y los resultados obtenidosen las simulaciones, posteriormente se profundiza en algunas características de los componentes del circuito y se presenta una investigación sobre los diferentes tipos de contadores. Por último, conclusiones, observaciones y sugerencias son mostradas.
Resultados y análisis
Para una sencilla apreciación del funcionamiento del circuito se dividirá en secciones de acuerdo a la función quecumplan. Se iniciará con una explicación breve de las distintas etapas de funcionamiento del reloj y posteriormente se explicará a detalle cada una. Finalmente se expondrá el diseño de la alarma que se implementó.
Para el diseño de un reloj se debe tener una lógica capaz de contar segundos, minutos y horas. Se sabe que esa función la realiza un contador binario secuencial, y dependiendo de lo quese quiera contar se dispone de un modulo, si son minutos o segundos se contaran desde 0 a 59, si se trata de las horas se contará de 0 a 23. Sin embargo existe el problema de definir cada cuanto aumenta en una cifra cada contador, para eso es necesario definir una señal de reloj en la entrada la cual aumente un bit cada segundo para el caso del segundero, un bit cada minuto para el caso delminutero y viceversa. Finalmente se requiere que las señales de salida sean mostradas de una forma cómoda para el usuario, para ello es necesario un decodificador capaz de interpretar la señal y mostrarla de forma que sea fácilmente observada.
1 Obtención de la Señal de Reloj.
Se requiere una señal de 60Hz para que funcione el circuito, la manera de obtener esta señal es utilizando el cristalgenerador de la FPGA, el cual tiene una salida de 50 MHz. Se implementará un contador en su función como divisor de frecuencia.
Un contador binario divide la frecuencia en la mitad por cada etapa de flip-flop, es decir, el periodo del dato de salida de un flip-flop va a ser el doble del periodo de salida del anterior, esto se puede observar con más claridad en la figura 1 [1].
[pic]
Fig. 1.Simulación que explica el funcionamiento de un Contador ascendente asíncrono (Qi son las salidas de los Flip-Flops).
Teniendo esto en cuenta se puede diseñar un contador que permita una salida de aproximadamente 60 Hz en una de sus salidas teniendo como entrada un reloj con frecuencia de 50 MHz. Con un cálculo simple se puede definir como diseñar el contador que se requiere, se sabe que cadasalida va a dividir en dos la frecuencia, lo que se necesita saber es cuantas veces debe ser dividida la frecuencia para que se obtengan los 60 Hz esperados, haciendo el cociente de la frecuencia de entrada y la frecuencia de salida esperada se conoce este valor, ahora simplemente se diseña un contador con un modulo equivalente al cociente obtenido, para asegurar que la salida del último Flip-Flop...
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