VHDL

Lenguaje VHDL:
VHDL es el acrónimo que representa la combinación de VHSIC y HDL, donde VHSIC es el acrónimo de Very High Speed Integrated Circuit y HDL es a su vez el acrónimo deHardware Description Language.
Es un lenguaje definido por el IEEE (Institute of Electrical and Electronics Engineers) (ANSI/IEEE 1076-1993) usado por ingenieros para describir circuitos digitales. Otros métodos paradiseñar circuitos son la captura de esquemas (con herramientas CAD) y los diagramas de bloques, pero éstos no son prácticos en diseños complejos. Otros lenguajes para el mismo propósito son Verilog y ABEL.
Aunque puede ser usado de forma general para describir cualquier circuito se usa principalmente para programar PLD (Programable Logic Device - Dispositivo Lógico Programable), FPGA (FieldProgrammable Gate Array), ASIC y similares.
Que es el lenguaje VHDL:
En los últimos diez años la industria electrónica ha tenido una gran evolución en el desarrollo de sistemas digitales; desde computadoras personales, sistemas de audio y vídeo hasta dispositivos de alta velocidad para las comunicaciones. Esto ha sido posible gracias a la implementación de herramientas de diseño asistidos porcomputadora, conocidas como herramientas CAD (Computer Aided Design), aunque específicamente se hace uso de herramientas EDA (Electronic Design Automation), que es el nombre que se le da a todas las herramientas CAD para el diseño de sistemas electrónicos. Además de facilitar el trabajo, el uso de herramientas EDA también aceleró los procesos de diseño. Esta situación condujo a adoptar nuevasmetodologías para el diseño y evaluación de los circuitos electrónicos. El uso de las herramientas EDA junto con los dispositivos lógicos programables, que pueden ser utilizados en diferentes aplicaciones e inclusive reprogramados, cambiaron bastante el concepto de diseño de circuitos digitales.
VHDL es un lenguaje que se creó para el diseño, modelado y documentación de circuitos complejos. Actualmente se leutiliza para la síntesis de circuitos digitales utilizando dispositivos lógicos programables. Es así como los dispositivos lógicos programables y VHDL, Very High Speed Integrated Circuit (VHSIC) Hardware Description Language, constituyen los elementos fundamentales para estas nuevas metodologías de diseño.VHDL es un lenguaje con una sintaxis amplia y flexible que permite el modelado estructural,en flujo de datos y de comportamiento hardware. VHDL permite el modelado preciso, en distintos estilos, del comportamiento de un sistema digital conocido y el desarrollo de modelos de simulación. Uno de los objetivos del lenguaje VHDL es el modelado. Modelado es el desarrollo de un modelo para simulación de un circuito o sistema previamente implementado cuyo comportamiento, por tanto, se conoce.El objetivo del modelado es la simulación.Otro de los usos de este lenguaje es la síntesis automática de circuitos. En el proceso de síntesis, se parte de una especificación de entrada con un determinado nivel de abstracción, y se llega a una implementación mas detallada, menos abstracta. Por tanto, la síntesis es una tarea vertical entre niveles de abstracción, del nivel mas alto en la jerarquíade diseño se va hacia el más bajo nivel de la jerarquía.El VHDL es un lenguaje que fue diseñado inicialmente para ser usado en el modelado de sistemas digitales. Es por esta razón que su utilización en síntesis no es inmediata, aunque lo cierto es que la sofisticación de las actuales herramientas de síntesis es tal que permiten implementar diseños especificados en un alto nivel de abstracción. Lasíntesis a partir de VHDL constituye hoy en día una de las principales aplicaciones del lenguaje con una gran demanda de uso. Las herramientas de síntesis basadas en el lenguaje permiten en la actualidad ganancias importantes en la productividad de diseño.
Aplicación del lenguaje VHDL a PLDs:
La metodología de diseño a usar consiste en seguir paso a paso la estructuración de un trabajo, es una...