Vhdl

Capítulo.3 - Diseño Lógico Combinacional con VHDL

Cap.3 – Diseño Lógico Combinacional con VHDL

Programación de Estructuras Básicas

Diseño (Programación) de una Diseño (Programación) de unaEstructura Básica Combinatoria Estructura Básica Combinatoria Biblioteca (s) Biblioteca (s) Declaración Declaración Entidad Entidad Declaración Declaración Arquitectura Arquitectura Sintaxis:Sintaxis: ARCHITECTURE nombre_arquitectura OF nombre_entidad IS ARCHITECTURE nombre_arquitectura OF nombre_entidad IS {Declarativas de Bloque} –Se analizarán posteriormente {Declarativas de Bloque} –Seanalizarán posteriormente BEGIN BEGIN {Enunciados Concurrentes} {Enunciados Concurrentes} END [nombre_arquitectura] END [nombre_arquitectura] Enunciado Concurrente. Enunciado Concurrente. Unidad deCómputo/Cálculo que realiza lo siguiente: Unidad de Cómputo/Cálculo que realiza lo siguiente: •Lectura de Señales. •Lectura de Señales. •Realiza cálculos basados en los valores de las Señales. •Realizacálculos basados en los valores de las Señales. •Asigna los valores calculados a Señales específicas. •Asigna los valores calculados a Señales específicas.

Cap.3 – Diseño Lógico Combinacional con VHDLEnunciados Concurrentes

Tipos de Enunciados Concurrentes. Asignación de Señal Proceso (process) Bloque (block) Llamada a un Componente predefinido Llamada a un Procedimiento (procedure)
Llama a unalgoritmo que calcula y asigna valores a Señales Permite asignar un valor calculado a una señal o puerto. Permite definir un algoritmo secuencial que lee valores de Señales y calcula nuevos valoresque son asignados a otras Señales. Grupo de enunciados concurrentes.

Asignación de Señales Asignación de Señales Tipos: Tipos: •Asignaciones de Señales mediante Ecuaciones Booleanas •Asignaciones deSeñales mediante Ecuaciones Booleanas •Asignaciones Condicionales de Señales – La construcción when-else •Asignaciones Condicionales de Señales – La construcción when-else •Asignaciones de...